CN112635466B 用于半导体布局的设备及方法 （美光科技公司）

US2007190743A1,2007.08.16本申请案涉及用于半导体布局的设备及方槽壁及/或包含收缩部分的导电结构的设备及方结构的长度隔开的多个收缩部分。在一些实例中，所述加宽部分的尺寸及/或所述加宽部分之2沟槽壁，其在第一维度上延伸第一长度且在第二在所述第二维度中具有第二宽度，其中所述第二宽度大于3.根据权利要求1所述的设备，其中所述沟槽壁在所述第一维度上包含第一端及与所述第一端相对的第二端且所述第一加宽部分在所述第一端与所述4.根据权利要求1所述的设备，其中所述沟槽壁进一步包含沿着所述第一维度与所述5.根据权利要求4所述的设备，其中所述第一加宽部分与所述第二加宽部分之间的所述距离至少部分地基于所述沟槽壁的所述第6.根据权利要求4所述的设备，其中所述第一加宽部分与所述第二加宽部分之间的所述距离至少部分地基于所述沟槽壁中包含的材7.根据权利要求1所述的设备，其进一步包括在所述第一维度上延伸第三长度的第二8.根据权利要求7所述的设备，其中所述沟槽壁及所述第二沟槽壁在所述第一维度上述第一加宽部分经定位成距所述沟槽壁的所述第一端的距离与所述第二加宽部分经定位9.根据权利要求7所述的设备，其中所述第二加宽部分具有等于所述第一加宽部分的所述第二宽度的宽度及等于所述第一加宽部分的所述第二长度导电结构，其在第一维度上延伸第一长度且在第二维度上具在所述第二维度上具有第二宽度，其中所述第二宽度小于所述13.根据权利要求10所述的设备，其中所述导电结构在所述第一维度上包含第一端及14.根据权利要求10所述的设备，其中所述导电结构进一步包含沿着所述第一维度与所述第一收缩部分隔开一定距离的第二收缩15.根据权利要求14所述的设备，其中所述第二收缩部分具有等于所述第一收缩部分316.根据权利要求10所述的设备，其进一步包括在所述第一维度上延伸第三长度的第在电介质材料中蚀刻多个沟槽以形成在所述多个沟槽中的个别者之间在第一维度上加宽部分，其中所述加宽部分在所述第一维度上延伸第二在所述多个沟槽中沉积导电材料以形成多个导电结构，其中4[0007]图2是根据本发明的实施例的包含包括接口芯片及多个核心芯片的半导体装置的5[0011]某些实施例的以下描述本质上仅仅是示范性的且绝不意在限制本发明或其应用特征的详细描述在其对于所属领域的技术人员来说会显而易见时将不再被论述以免使本延伸各种距离的大量导电结构。所述导电结构可在装置中紧密地放置在一起以节省空间。[0013]图1是根据本发明的实施例的可用于制造半导体装置的镶嵌工艺的部分的说明。同沟槽102中的导电结构106可能重叠，从而在包含导电结构106中的一或多者的电路中产[0015]在一些装置中，当导电结构106延伸更长距离时，沟槽102之间的间隔可能增[0017]图2是根据本发明的实施例的包含包括接口芯片及多个核心芯片的半导体装置的上的中介层272上。中介层272可包含从封装衬底273供应电力供应电压的一或多个电力线6片204及/或IF芯片203的各种组件可包含一或多个导电结构及/或通过一或多个导电结构[0019]半导体装置200可包含导电通孔TSV225(例如，穿衬底电极)，所述导电通孔TSV225通过穿透IF芯片203及核心芯片204来耦合IF芯片203及核心芯片204。IF芯片203可文中所描述的导电结构、沟槽及/或沟槽壁布局可经设置在其它存储器类型(例如，DDR、置300可包含在半导体装置200中。半导体装置300可包含沟槽壁304及在沟槽302中安置在标系301中所指示。沟槽壁304可隔开使得沟槽302(在图3中被展示为填充有导电结构306)有对于沟槽壁304及/或导电结构306的大部分长度一致的宽度。在一些实施例中，沟槽壁电结构306在半导体装置300中彼此更近地隔开7多个设计参数界定的最大距离。虽然增加加宽部分308及/或收缩部分310的数目可降低沟分310的数目可用于将导电结构306的电阻结构306可分别包含加宽部分308及收缩部分310，而非每个沟槽壁304及导电结构306分别[0027]如图4中所展示，沟槽壁304可在规则部分316处具有宽度402且在加宽部分308处小特征大小及/或与半导体制造工艺的最小特征大小相关。导电结构306可在规则部分318处具有宽度406且在收缩部分310处具有宽度408。宽度406可大于宽度408。在一些实施例[0028]加宽部分308及/或收缩部分310可在Y维度上延伸距离410。在一些实例中，宽度408、宽度404及/或距离410可至少部分地基于减少沟槽壁塌陷的期望与增加导电结构306[0029]导电结构306及/或沟槽壁304的宽度及/或加宽部分308及/或收缩部分310的距离8降低沟槽壁塌陷的风险。降低沟槽壁塌陷的风险可允许导电结构的间距更近及/或导电结