CN112689896A 对在三维逻辑器件中结合了堆叠晶体管的逻辑单元进行竖直布线的方法 （东京毅力科创株式会社）

PCT/US2019/04968720WO2020/051292EN2020.03.对在三维逻辑器件中结合了堆叠晶体管的二逻辑门沿垂直于该衬底的表面的竖直方向堆2第一逻辑门，该第一逻辑门设置在该衬底上并且包括极区域的第一场效应晶体管(FET)；第二逻辑门，该第二逻辑门沿垂直于该衬底的接触件，该接触件将该第一FET的源极一漏极区域电第三逻辑门，该第三逻辑门设置在该衬底上第四逻辑门，该第四逻辑门沿所述垂直于该衬底3接触件，该接触件沿所述竖直方向延伸，并且将所述多所述接触件包括多个接触件，该多个接触件被配置为以与或非(AOI)单元的配置对所第一场效应晶体管(FET)，该第一FET在第一层面中设置在第二FET，该第二FET在第二层面中垂直于该衬底的平面而竖直地堆叠在该第一FET的离开该第一FET的第一源极电极或该第一FET的第一漏极电极的电流竖直向上流向该第二层面进入该第二FET的第一源极电极该第二CFET的第二沟道被设置成与该第二CFET4该第一CFET的第二沟道被设置成在竖直方向上位于该第一CFET的第一沟道的顶部上该第二CFET的第二沟道被设置成在竖直方向上位于该第二CFET的第一沟道的顶部上所述第二栅极结构垂直于该衬底的平面而竖直地堆叠在该第一栅极结构的顶部上方，所述第一栅极结构和第二栅极结构包括栅极5[0002]本披露要求于2018年9月5日提交的美国临时申请号62/727096的权益，该美国临[0003]本披露涉及一种用于通过对浮动堆叠晶体管和源极/漏极电极的竖直布线来对逻背景部分中所描述的程度上、以及在提交时间时可能不被认定为现有技术的本说明的方该第一逻辑门与该第二逻辑门之间流动的电流的至少一部分将沿所6提供的电流流过该第一层面中的第一FET，并且离开该第一FET的第一源极电极或该第一FET的第一漏极电极的电流竖直向上流向该第二层面进入该第二FET的第一源极电极或该[0010]应注意的是，本发明内容部分并未指明本披露或要求保护的发明的所有实施例[0012]图1示出了根据本披露的实施例的结合了埋式Vss电力轨和埋式Vdd电力轨的逻辑[0014]图3示出了根据本披露的实施例的结合了互补FET(CFET)架构的AOI标准单元的布[0015]图4示出了根据本披露的实施例的流过具有堆叠的NMOS和PMOS的AOI标准单元的[0016]图5A示出了根据本披露的实施例的结合了竖直堆叠晶体管的竖直堆叠栅极单元[0019]图6示出了根据本披露的实施例的具有基于CFET的堆叠的NMOS和PMOS架构的竖直[0020]图7示出了根据本披露的实施例的三层面竖直堆叠栅极单元的Vss和Vdd输入侧视[0022]图9示出了根据本披露的实施例的与图7的Vss和Vdd输入侧视图相反的NMOSS/D[0023]以下披露提供了用于实施所提供的主题的不同特征的许多不同的实施例或示7的术语还旨在涵盖器件在使用或操作中的不同取向。可以以其他方式定向装置(旋转90度样的解决方案包括：(a)埋式电力轨，(b)有源栅极上接触，(c)单扩散切断(single极和漏极接触件之间的电介质隔离的低k间隔物必须[0027]本文的技术涉及一种用于通过竖直地堆叠在彼此顶部上方的一系列浮栅以及源着CPP节距微缩可以通过在共同标准单元中以层叠的层面构型将晶体管堆叠在彼此顶部上层面和上部层面上放置多个晶体管，使得可以在晶体管堆叠的总高度(其与初始单片鳍片个PMOS晶体管组成的标准单元结合到三个层面中，每个层面由两个相邻的公共栅极组成，[0028]图1示出了根据本披露的实施例的用于结合了埋式Vss电力轨105和埋式Vdd电力8[0030]图3示出了根据本披露的实施例的结合了互补FET(CFET)架构的AOI标准单元300[0031]图4示出了根据本披露的实施例的流过具有堆叠的NMOS和PMOS的AOI标准单元300以通过使用例如中间轨道握手来实现三轨道高度AOI竖直地在彼此上方流动。由于CFET能够将标准单元中的轨道高度降低到例如3或4个轨道，[0035]图5A示出了根据本披露的实施例的结合了竖直堆叠晶体管505的竖直堆叠栅极单极的一部分和堆叠的漏极电极的一部分连接到金属化层510的内部通孔，或者每个层或层面可以由多个晶体管以及源极和漏极接触件组成，以便对更复杂的标准单元的总体CPP进9第一层面和第二层面的源极电极与漏极电极之间形成通孔连接来将Vdd馈入器件的两个层层面晶体管的输出向上传递到竖直堆叠栅极单元500的第二[0038]图5B示出了根据本披露的实施例的流过竖直堆叠栅极单元500的电流流动。图5C晶体管505a可以设置在第二竖直堆叠晶体管505b的下方(并且基本上或部分地与之竖直对上或部分地与之竖直对齐)。竖直堆叠晶体管505可以包括六个源极电极和漏极电极(每个晶体管上设置两个源极电极和漏极电极)以及设置在各对源极电极和漏极电极之间的六个沟道，所有这些电极和沟道相对于彼此交错以便提供在竖直堆叠栅极单元500内部以及从[0039]值得注意的是，电流通过向上升高层或层面来在竖直堆叠栅极单元500内向上前晶体管505中的每个金属栅极具有单独的路径以便从上部金属层获得输入，使得栅极电极元500相对于完全微缩的CFET器件可能无法提供直接的例如50％的面积微缩改进，但是与CFET相比它可以提供一些附加的面积微缩，因为在完成多少CPP降低与轨道高度所产生的性沉积到金属表面上的能力。这对于在任何两个堆叠的竖直堆叠晶体管505之间形成受控件的堆叠高度保持为两个或三个层面，但是可以跨越两组不同的竖直堆叠晶体管505进行行的竖直堆叠栅极单元598可以包括多个竖直堆叠栅极单元500，每个竖直堆叠栅极单元以通过使用两组竖直堆叠栅极单元500来制作六个晶体管逻辑单元(并行的竖直堆叠栅极散切断的六个晶体管)到单元长度为三个CPP(包括在左侧和右侧的相邻单元之间具有一个中可以包括多于两个的组，并且每个竖直堆叠栅极单元500可以包括多于或少于三个的竖[0047]CMOS逻辑结合了以下设计：可以将特定的竖直堆叠晶体管505的输出用作几个其连结构中，连接并行的竖直堆叠栅极单元598的多个层面的通孔可以具有与来自其他单元出信号从竖直堆叠晶体管505的输出端到多个输入端的路由。器件的每个层面内的信号流至金属化层510处的输出轨道时，可以将信号直接上拉至所述金属化层510轨道的源极/漏信号同样可以被上拉至金属化层510轨道，并且然后向下传递至被配置为通过该输入来功[0050]VFET器件的限制在于，连接到这些栅极电极以及源极电极和漏极电极具有挑战地延伸通过栅极电极以及源极电极和漏极电极的纳米片沟道或纳米环沟道是在内部接线的，使得下部层或层面上的竖直堆叠晶体管505之一的输出可以容易地传递至上部层或层[0051]图6示出了根据本披露的实施例的具有基于CFET的堆叠的NMOS和PMOS架构的竖直且还可以结合来自CFET架构的nFET/pFET堆叠概念，从而产生具有基于CFET的堆叠的NMOS管605可以包括六个源极电极和漏极电极，所有这些电极相对于彼此交错以便提供在竖直堆叠栅极单元600内部以及从源极电极和漏极电极到BEOL中的布线轨道的连接。这是六层[0053]图7示出了根据本披露的实施例的三层面竖直堆叠栅极单元700的Vss720和Vdd叠栅极单元700的右侧，并且可以为第一层面705a上的第一PMOSS/D电极720a和第二层面一些功能(诸如nFET到pFET的连接)可以通过横向短接两个相邻的NMOS和PMOS的S/D接触件(例如第三NMOSS/D电极715c和第三PMOSS/D720c(如图所示))轻松完成，从而向可以设晶体管730c)可以占据竖直堆叠栅极单元700的每个层面705。如图所示，竖直堆叠晶体管730可以在NMOS与PMOS之间共用，但是围绕沟道790的逸出功金属795在物理NMOS栅极与金属层735b向下的每个连接通过每个层面705上的竖直堆叠晶体管730的交错而馈入独立[0055]图9示出了根据本披露的实施例的与图7的Vss720和Vdd725输入侧视图相反的一竖直堆叠晶体管730a的第一NMOSS/D电极输出端715a2可以上拉到第二层面705b上的第二竖直堆叠晶体管730b的第二NMOSS/D电极输出端715b2和第三层面705c上的第三竖直堆以用作第二竖直堆叠晶体管730b和第三竖直堆叠晶体管730c的输[0056]在另一实施例中，竖直堆叠栅极单元700可以被构造为其中NMOS和PMOS的源极区六个层面705而不是三个，其中层面705可以由S/D电极确定而公共栅极可以占据两个相邻[0059]通过将栅极竖直地堆叠在彼此顶部上方的构型来减少给定器件所需的CPP数量，单独的层面的源极电极和漏极电极物理地合并成单个合并的电极来将流过器件的电流向进行布线而完成的动作可以通过结合通孔或合并的或断接的源极和漏极接触件来在内部[0061]可以在器件内确定栅极的尺寸并使这些栅极相对于彼此交错，以便可以从任何[0064]就标准单元在东/西方向上的面积微缩而言，本文的实施例可以包括单个CPP(接同栅极数的多个标准单元的情况提供了关于如何使何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定