CN112750758B 集成芯片结构和其形成方法以及形成多维集成芯片的方法 （台湾积体电路制造股份有限公司）

US2013328174A1,2013.12021.05.04吴国铭集成芯片结构和其形成方法以及形成多维衬底的上表面上方的第一互连结构内形成多个第一半导体衬底的周边去除第一互连结构和第导体衬底具有通过直接设置在第一半导体衬底2在设置在第一半导体衬底的上表面上方的第一互连结构内执行边缘修整工艺以沿着第一半导体衬底的周边去除所述第一互连结构和所述第一在所述第一半导体衬底上方的内侧壁耦接到所述上表在将所述第一半导体衬底接合到所述第二半导体衬底之后，减小在减小所述第一半导体衬底的厚度后，所述第一半导体衬底的在将所述第一半导体衬底接合到所述第二半导体衬底之前，在在所述介电保护层形成在所述第一互连结构的侧壁上之后，将第三半在所述介电保护层上和所述第三半导体衬底的侧壁上形成其中，所述边缘修整工艺损坏所述第一互连结构内的一种或3执行边缘修整工艺，以沿着所述第一衬底的周边去除所述介在执行所述边缘修整工艺之后，沿着所述介电结构和所述第将所述第一衬底接合到第二衬底，其中，在接合之后所述介电结构位第一衬底，具有在中心区域内的上表面和在围绕所述中介电保护层，位于所述凹进表面上方并且沿着所述第一4并且通过延伸穿过一个或多个半导体管芯的衬底贯通孔(TSV)进行电连接。随着光刻缩放边缘修整工艺导致所述第一半导体衬底具有通过直接设置在所述第一半导体衬底上方的5[0009]图3A至图3B示出了具有介电保护层的多维集成芯片结构的一些附加的实施例的[0010]图4A至图4D示出了具有混合接合区域和介电保护层的多维集成芯片结构的一些[0011]图5示出了具有介电接合区域和介电保护层的多维集成芯片结构的一些实施例的[0013]图8至图12B示出了形成具有介电保护层的集成芯片结构的方法的一些实施例的[0015]图14至图17D示出了形成具有介电保护层的多维集成芯片结构的方法的一些实施[0016]图18示出了形成具有介电保护层的多维集成芯片结构的方法的一些实施例的流[0017]图19至图22H示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加[0018]图23示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加实施例[0019]图24至图27H示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加[0020]图28示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加实施例将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字[0023]通常通过将多个半导体衬底(例如，半导体晶圆)彼此堆叠来形成多维集成芯6[0024]半导体晶圆的外表面通常具有圆形形状，如从半导体晶圆的截面图中观察的那[0026]本公开涉及减少由于边缘修整工艺对上覆半导体衬底的一个或多个层间介电个或多个ILD层的侧壁上方形成介电保护层。介电保护层保护可能在边缘修整工艺中形成导体衬底102的上表面102u上方。半导体衬底102包括将半导体衬底102的上表面102u耦合导体衬底102的周边延伸并且从半导体衬底102的中心区域11[0029]再次参考图1A的截面图100，多个晶体管器件103布置在半导体衬底102的上表面连层108布置在包含一种或多种介电材料的介电结构106内。多个互连层108电耦合到多个[0030]介电结构106包括围绕多个互连层108的多个堆叠的层间介电(ILD)层106a-106叠的ILD层106a-106e中的一个或多个可以具有沿着互连结构104的最外侧壁104s布置的受7损区域114可以在包括低k介电材料或极低k介电材料[0031]介电保护层118设置在半导体衬底102上方并且沿着互连结构104的最外侧壁104s介电保护层118覆盖和/或密封受损区域114。通过覆盖和/或密封互连结构104的受损区域[0034]多维集成芯片结构200包括第一层级202a和设置在第一层级202a上方的第二层级些实施例中，第一层级202a和/或第二层级202b可以进一步包括布置在半导体衬底上的互[0035]第一层级202a具有下表面202L和上表面202U。上表面202U耦接到直接在下表面面202R。凹进表面202R从第一层级202a的内侧壁202S1延伸到第一层级202a的最外侧壁202S2[0036]介电保护层118设置在第一层级202a的内侧壁202S1上和第二层级202b的最外侧[0037]在一些实施例中，介电保护层118可以在第二层级202b的顶表面202T上连续地延[0038]图2B示出了具有介电保护层的多维集成芯片结构的一些另外的实施例的截面图[0039]如图2B的截面图204所示，介电保护层118设置在第一层级202a的内侧壁202S1上[0040]图2C示出了具有介电保护层的多维集成芯片结构的一些另外实施例的截面图8[0041]如图2C的截面图206所示，介电保护层118设置在第一层级202a的内侧壁202S1上延伸到凹进表面202R上方并延伸到第一层级202a的最外侧壁2[0042]图2D示出了具有介电保护层的多维集成芯片结构的一些另外的实施例的截面图侧壁202S1和第二层级202b的最外侧壁202S3延伸到第二层级202b的顶表面202T上。介电保护层118包括一个或多个侧壁118s，侧壁118s在第二层级202b的顶表面202T上方限定开口在一些这样的实施例中，介电保护层118以非零距离212延伸超过第二层级202的最外侧壁202S3[0044]图3A示出了具有介电保护层的多维集成芯片结构300的一些另外实施例的截面[0045]多维集成芯片结构300包括第一层级202a和第二层级202b。第一层级202a包括第衬底102b的前侧延伸到第二半导体衬底102b的背侧。在一些实施例中，第一半导体衬底102a可以具有大于第二半导体衬底102b的第二厚度的[0047]图3B示出了具有介电保护层的多维集成芯片结构304的一些另外实施例的截面[0048]多维集成芯片结构304包括第一层级202a和第二层级202b。第一层级202a包括第9[0050]介电保护层118设置在第一半导体衬底102a的凹进表面102r上，并沿着第一半导[0051]图4A至图4D示出了包括介电保护层和混合接合界面的多维集成芯片结构的一些[0052]图4A示出了以面对面配置接合具有介电保护层的多维集成芯片结构400的一些实[0053]多维集成芯片结构400包括第一层级202a和第二层级202b。第一层级202a包括第连结构104a设置在第一半导体衬底102a的中心区域110上。第二层级202b包括设置在第二以具有小于第二半导体衬底102b的第二厚度的[0054]第一互连结构104a沿着混合接合区域402接合到第二互连结构104b。混合接合区域402包括设置在第一介电层406a内的第一多个导电接合部件404a和设置在第二介电层[0056]图4B示出了以面对面配置接合具有介电保护层的多维集成芯片结构410的一些另[0057]多维集成芯片结构410包括设置在第一半导体衬底102a的侧壁上的第一介电保护上方延伸。第二介电保护层118b设置在第二半导体衬底102b和第二互连结构104b的侧壁[0058]第一互连结构104a沿着设置在第一介电保护层118a和第二介电保护层118b之间的混合接合区域402接合到第二互连结构104b。混合接合区域402包括设置在第一介电层406a内的第一多个导电接合部件404a和设置在第二介电层406b内的第二多个导电接合部件404b。第一多个导电接合部件404a通过延伸穿过第一介电保护层118a的第一导电部件118b的第二导电部件405b耦合到第二互连结构10第二介电保护层118b不覆盖第一介电层406a和第二介电层[0060]图4C示出了以面对面和面对背配置接合具有介电保护层的多维集成芯片结构412导体衬底102b和第三互连结构104c通过第二混合接合区域402混合接合区域402b、第三互连结构104c和第三半导体衬底102c的侧壁。第二介电保护层[0065]第一BTSV(back-sidethroughsubstratevia，背侧衬底贯通孔)414a延伸穿过[0066]图4D示出了以面对面和面对背配置接合具有介电保护层的多维集成芯片结构416[0068]图5示出了包括介电保护层和介电接合界面的多维集成芯片结构500的一些另外502a具有沿着第一介电界面506a相遇的两个不同的介电接合结构504a-504b。第二层级202b通过第二介电接合区域502b以面对面配置耦合到第三层级202c，第二介电接合区域502b具有沿着第二介电界面506b相遇的两个不同的介电接合结构504c-504d。在一些实施[0070]第一BTSV508a延伸穿过第一介电接合区域502a的第一介电保护层118a、第二层级202b和第一介电界面506a。第一BTSV508a电接触第一层级202a和第二层级202b内的互连层。第二BTSV508b延伸穿过第二介电接合区域502b的第二介电保护层118b、第三层级202c和第二介电界面506b。第二BTSV508b电接触第二层级202b和第三层级202c内的互连102上的互连结构104。第一IC管芯602a通过第一混合接合区域402a接合到第二IC管芯分别在第一介电保护层118a和第二介电保护层118b的相对的最外侧壁之间延伸的顶表面施例中，第一介电保护层118a和第二介电保护层118b不沿着多个IC管芯602a-602c中的一括沿着单个的集成芯片结构600的第一侧布置的受损区域114。受损区域114可以限定介电电保护层118b上方。在一些实施例中，可以在钝化结构604内设置一个或多个重新分布层606。可以将一个或多个重新分布层606配置为将多个IC管芯602a-602c电耦合到设置在钝化结构604上或上方的接合焊盘608。在一些实施例中，导电焊料凸块610设置在接合焊盘602a通过混合接合区域402接合至第二IC管芯602b。第一介电保护层118a和第二介电保护[0079]图8至图12B示出了形成具有介电保护层的集成芯片结构的方法的一些实施例的[0080]如图8的截面图800所示，一个或多个晶体管器件103形成在第一半导体衬底102a半导体和/或外延层。在一些实施例中，晶体管器件103可以包括通过在第一半导体衬底[0081]在形成晶体管器件103之后，在第一半导体衬底102a的上表面102u上方形成第一底102a的部分，边缘修整工艺限定了第一半导体衬底102a的中心区域110和凹进区域112。在一些实施例中，凹进区域112由通过第一半导体衬底102a的内侧壁102s耦合到上表面火工艺1102以从第一半导体衬底102a和第一互连结构104a去除不想要的水分(例如，来自湿清洁工艺的水分)。可以通过将第一半导体衬底102a和第一互连结构104a暴露于升高的[0086]如图12A的截面图1200所示，沿着由边缘修整工艺限定的第一互连结构104a的最衬底102a的凹进表面102r和/或在受损区域114的凹部116内形成在第一半导体衬底102a的[0088]在一些实施例中，介电保护层118可以在随后的制造工艺期间暴露于一种或多种成本有效地沉积到第一厚度t1，第一厚度t1能够保护第一互连结构104a免受进一步的破坏[0090]在一些实施例中(在图12A的截面图1200中示出)，可以通过等离子体增强原子层集成轮廓调制(IPM)沉积工艺或金属有机化学气相沉积(MOCVD)工艺来沉积介电保护层[0092]图13示出了形成具有介电保护层的集成芯片结构的方法1300的一些实施例的流例如，除了本文图示和/或描述的那些动作或事件之外，某些动作可以以不同的顺序发生[0099]图14至图17D示出了形成具有介电保护层的多维集成芯片结构的方法的一些实施[0100]如图14的截面图1400所示，一个或多个晶体管器件103形成在第一半导体衬底第一半导体衬底102a和第一ILD层106a以限定延伸到第一半导体衬底102a中的TSV开口[0101]如图15的截面图1500所示，在第一ILD层106a上方形成一个或多个附加ILD层[0102]图16A至图16D示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些[0103]如图16A的截面图1600所示，执行边缘修整工艺以沿着第一半导体衬底102a的周片902沿着闭环路径与第一半导体衬底102a和第一互连结构104a接触来执行边缘修整工艺。[0104]如图16B的截面图1602所示，沿着由边缘修整工艺限定的第一互连结构104a的侧壁形成介电保护层118。在一些实施例中，介电保护层118还可以形成在第一半导体衬底102a的侧壁上和/或沿着由边缘修整工艺限定的第一半导体衬底10一半导体衬底102a可以通过附加接合区域层接合到第二半导体衬底102过沿线1608对第一半导体衬底102a的背侧进行蚀刻和/或机械研磨来使第一半导体衬底[0107]图17A至图17D示出了边缘修整工艺的一些替代实施例以及形成多层级半导体结[0108]如图17A的截面图1700所示，执行边缘修整工艺以沿着第一半导体衬底102a的周边去除第一半导体衬底102a和第一互连结构104a的[0109]如图17B的截面图1702所示，沿着由边缘修整工艺限定的第一互连结构104a的侧导体衬底102a的侧壁上和/或沿着由边缘修整工艺限定的第一半导体衬底102a的凹进表之前在第二半导体衬底102b上方形成第二介电保护层118[0113]图18示出了形成具有介电保护层的多层极半导体结构的方法1800的一些实施例[0115]在1804处，在第一半导体衬底内形成衬底贯通孔(TSV)。图14示出了对应于动作[0116]在1806处，在第一半导体衬底上方形成第一互连结构。图15示出了对应于动作对应于动作1808的一些实施例的截面图1600。图17A示出了对应于动作1808的一些替代实[0118]在1810处，沿着第一互连结构的侧壁形成介电保护层。图16B示出了对应于动作1810的一些实施例的截面图1602。图17B示出了对应于动作1810的一些替代实施例的截面[0119]在1812处，将第一半导体衬底接合到第二半导体衬底以形成多层级半导体结[0122]图19至图22H示出了形成具有介电保护层的多维集成芯片结构的方法的一些另外[0124]如图20的截面图2000所示，在第一ILD层106a上形成一个或多个附加ILD层106b-[0125]图21A至图21D示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些体衬底102a通过接合区域308接合到第二半导体衬底102过沿着线2104蚀刻和/或机械研磨第一半导体衬底102a的背侧来减薄第一半导体衬底[0128]如图21C的截面图2106所示，执行边缘修整工艺以沿着第二半导体衬底102a的周[0129]如图21D的截面图2108所示，沿着由边缘修整工艺限定的第一互连结构104a的侧壁形成介电保护层118。在一些实施例中，介电保护层118还可以形成在第一半导体衬底[0130]图22A至图22H示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些[0131]如图22A的截面图2200所示，在形成于第一互连结构104a上方的第一介电层406a一介电层406a内的第一多个导电接合部件404a与第二介电层406b内的第二多个导电接合[0133]如图22C的截面图2204所示，执行第一边缘修整工艺以沿着第二半导体衬底102b[0134]如图22D的截面图2206所示，沿着由第一边缘修整工艺限定的第一层级202a和第[0136]如图22F的截面图2212所示，第三半导体衬底102c和第三互连结构104c通过第二混合接合区域402b接合到第二半导体衬底102b，以形成多层级半导体结构的第三层级[0137]如图22G的截面图2214所示，执行第二边缘修整工艺以去除第三半导体衬底102c[0139]图23示出了形成具有介电保护层的多层级半导体结构的方法2300的一些其他实[0141]在2304处，在第一半导体衬底内形成衬底贯通孔(TSV)。图19示出了对应于动作[0142]在2306处，在第一半导体衬底上方形成第一互连结构。图20示出了对应于动作[0143]在2308处，将第一半导体衬底接合到第二半导体衬底以限定多层级半导体结图21A示出了对应于动作2308的一些实施例的截面图2100。图22A至图22B示出了对应于动作2308的一些替代实施例的截面图2200[0145]在2312处，在多层级半导体结构上执行边缘修整工艺。图21C示出了对应于动作2312的一些实施例的截面图2106。图22C示出了对应于动作2312的一些替代实施例的截面作2314的一些实施例的截面图2108。图22D示出了对应于动作2314的一些替代实施例的截[0147]在一些实施例中，可以重复动作2308-2314(沿着线2316)以形成具有多于两层级的多维半导体结构。图22F至图22H示出了对应于动作2308-2314的重复的一些实施例的截[0149]图24至图27H示出了形成具有介电保护层的多维集成芯片结构的方法的一些另外[0150]如图24的截面图2400所示，一个或多个晶体管器件103形成在第一半导体衬底[0151]如图25的截面图2500所示，在第一ILD层106a上方形成一个或多个附加ILD层[0152]图26A至图26H示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些[0153]如图26A的截面图2600所示，在形成于第一互连结构104a上方的第一介电层406a限定包括第一层级202a和第二层级202b的多层级[0155]如图26C的截面图2604所示，执行第一边缘修整工艺以沿着第二半导体衬底102b行第一减薄工艺以沿着线2606减薄第一半导[0156]如图26D的截面图2608所示，沿着由第一边缘修整工艺限定的第一层级202a和第一BTSV开口2610穿过第一介电保护层118a和第一半导体衬底102a延伸到第一互连结构104a内的互连层。随后，第一BTSV开口2610填充导电材料，以限定第一背侧衬底贯通孔[0158]如图26E的截面图2612所示，通过第二混合接合区域402b将第三半导体衬底102c和第三互连结构104c接合到第二半导体衬底102b，以形成多层级半导体结构的第三层级[0159]如图26F的截面图2614所示，执行第二边缘修整工艺以去除第三半导体衬底102c[0160]如图26G的截面图2616所示，可以执行第二减薄工艺以沿着线2618减薄第三半导202b和第三层级202c的侧壁形成第二介电保护层118b。在形成第二介电保护层118b之后，[0162]图27A至图27H示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些[0163]如图27A的截面图2700所示，在第一互连结构104a上方形成第一介电接合结构[0164]如图27B的截面图2702所示，第一半导体衬底102a通过第一介电接合区域502a接合到第二半导体衬底102b，以限定包括第一层级202a和第二层级202b的多层级半导体结[0165]如图27C的截面图2704所示，执行第一边缘修整工艺以沿着多层级半导体结构的[0166]如图27D的截面图2708所示，沿着由第一边缘修整工艺限定的第一层级202a和第[0168]如图27E的截面图2712所示，第三半导体衬底102c和第三互连结构104c通过第二介电接合区域502b接合到第二半导体衬底102b，以形成多层级半导体结构的第三层级[0169]如图27F的截面图2714所示，执行第二边缘修整工艺以去除第三半导体衬底102c[0170]如图27G的截面图2716所示，可以执行第二减薄工艺以沿着线2718减薄第三半导202b和第三层级202c的侧壁形成第二介电保护层118b。在形成第二介电保护层118b之后，[0172]图28示出了形成具有介电保护层的多维集成芯片结构的方法2800的一些其他实[0174]在2804处，在第一半导体衬底上方形成第一互连结构。图25示出了对应于动作[0175]在2806处，将第一半导体衬底接合到附加半导体衬底以限定多层级半导体结[0177]在2810处，在多层级半导体结构上执行边缘修整工艺。图26C示出了对应于动作2810的一些实施例的截面图2604。图27C示出了对应于动作2810的一些实施例的截面图作2812的一些实施例的截面图2608。图27D示出了对应于动作2812的一些实施例的截面图[0180]在一些实施例中，可以重复动作2806-2814(沿着线2816)以形成具有多于两个的堆叠晶圆的多维芯片。图26E至图26H示出了对应于动作2806-2814的重复的一些实施例的或多个层间介电(ILD)层的侧壁形成介电保护层，来在边缘修整工艺之后减少对覆盖衬底导致第一半导体衬底具有通过直接设置在第一半导体衬底上方的内侧壁耦接到上表面的或等于200埃。在一些实施例中，边缘修整工艺损坏第一互连结构内的一种或多种介电材[0186]上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领