电子电路设计训练（北航） verilog 01 概述

1电子电路设计训练

数字部分（Verilog）电子信息工程学院--建模、仿真、综合、验证和实现--2课时安排和学习方法整个课程包括：数字部分（1-8周）和模拟部分（9-16周）；学期结束集中考试（模拟50%，数字50%）；两位老师轮流授课。课件：http://a每次课后修订后上传3课时安排和学习方法七次讲课每次2学时；四次实验每次4学时，三人一组；撰写实验报告2学时，包括分工描述；课堂14学时，实验18学时，课外自学64学时（1:2参考MIT教学计算方式）；理论与实践结合的学习方法；考核方法：平时成绩10%；实验课操作20%；实验报告20%；最后考试50%。平时成绩——随课测试（3~4次）实验——第3次课后，F535（蔡老师），教师帮助联系4第一讲、Verilog概述电子电路设计训练

数字部分（Verilog）提纲1.1数学计算与数字系统设计1.2可编程器件发展1.3硬件描述语言1.4Verilog1.5Verilog例子1.6Verilog测试1.7重用与IP核1.8设计过程回顾61.1数学计算与数字系统设计计算（Computing）我们处于一个数学计算的世界：运算、逻辑、控制……“软件实现”&&“硬件实现”C,C++，Java,…集成

电路程序??71.1数学计算与数字系统设计8线-3线编码器真值表组合逻辑电路设计81.1数学计算与数字系统设计8线-3线编码器

表达式输入变量仅限表中取值，其它为约束项，化简：

电路图约束：同一时刻只有一个输入为有效91.1数学计算与数字系统设计传统数字电路设计方法-查用器件手册；-选用合适的微处理器和电路芯片；-设计面包板和线路板；-调试；-定型；-设计复杂的系统（几十万门以上）极其困难。101.1数学计算与数字系统设计复杂数字系统现代电子系统设备中广泛使用数字信号处理的专用集成电路。用于数字信号传输中所必需的滤波、变换、加密、解密、编码、解码、纠检错、压缩、解压缩等操作。比如：RAM、FIFO、FFT、CPU……111.1数学计算与数字系统设计复杂数字系统对嵌入式系统的性能要求越来越高

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通用的微处理机不能满足要求-硬件结构是提高系统总体性能的关键-软件只能提高系统的灵活性能-军用系统的实时、高可靠、低功耗要求-系统的功能专一，但对其各种性能要求极高-降低系统的设计和制造成本数字电路复杂的功能和逻辑给基于门电路搭建的传统数字电路设计方法带来了巨大挑战！121.1数学计算与数字系统设计复杂数字系统“并行处理”+“串行处理”通用功能与专用功能矛盾吞吐量与实时处理的矛盾视频解码131.1数学计算与数字系统设计复杂数字系统“并行处理”+“串行处理”通用功能与专用功能矛盾吞吐量与实时处理的矛盾航空信息处理一个100万像素、30Hz帧频率和8位灰度等级的前视红外（FLIP）成像传感器，就将产生240Mbps的原始数据率。事实表明，未来航空电子互连网络在带宽方面应能够支持每通道1Gbps以上的传输速率，并且还要留有一定的扩展余量。141.1数学计算与数字系统设计复杂数字系统“并行处理”+“串行处理”通用功能与专用功能矛盾吞吐量与实时处理的矛盾航空信息处理：由最快的信号处理专用的微处理器为核心的设备也来不及处理如此大量的数据。设计并研制具有并行结构的数字和计算逻辑结构和相应的接口逻辑。151.1数学计算与数字系统设计并行逻辑可配置电路高速硬线逻辑电路XilinxSpartan-3输入/输出模块I/OB可编程连线PI可配置逻辑模块CLB编程开关矩阵PSM161.1数学计算与数字系统设计复杂数字系统设计软件开发流程硬件开发流程HDLHDL：HardwareDescriptionLanguage171.1数学计算与数字系统设计复杂数字系统设计181.2可编程器件发展第一阶段：上世纪70年代初到70年代中，可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)、电可擦只读存储器(EEPROM)3种，只能完成简单的数字逻辑功能。第二阶段：上世纪70年代中到80年代中，可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)，完成各种逻辑运算功能。第三阶段：上世纪80年代到90年代末，现场可编程门阵列(FPGA)、复杂可编程逻辑设备(CPLD)，能够实现超大规模的电路，编程方式也很灵活。第四阶段：上世纪90年代末到目前，可编程片上系统(SOPC)、片上系统(SOC)，不仅实现了软件需求和硬件设计的完美结合，还实现了高速与灵活性的完美结合。191.3硬件描述语言HDL：形式化的方法来描述数字电路和系统的语言。设计者利用HDL可以从上层到下层（从抽象到具体），逐层描述自己的设计思想，用一系列分层次的模块来表示极为复杂的数字系统。然后利用EDA工具逐层进行功能仿真验证，然后然后自动综合成门级电路网表。接下来用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具把网表转换成具体的电路布线结构，并进行时序仿真。HDLVerilogVHDL201.3硬件描述语言HDL：形式化的方法来描述数字电路和系统的语言。综合：将较高级抽象层次的描述转化成较低层次的描述。本课程指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。功能仿真：前仿真，对设计的电路进行逻辑功能验证，此时的仿真没有延迟信息。211.3硬件描述语言HDL：形式化的方法来描述数字电路和系统的语言。布局布线：把逻辑映射到目标器件的固有硬件结构资源中，并决定逻辑的最佳布局。真实具体的门级电路需要利用制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。时序仿真：后仿真，将布局布线的延时信息反标注到设计网表中来检测有无时序违规现象。此时的仿真包含延迟信息，真实地反映芯片的实际工作情况。221.3硬件描述语言-电路的逻辑功能容易理解；-便于计算机对逻辑进行分析处理；-把逻辑设计与具体电路的实现分成两个独立的阶段来操作；-逻辑设计与实现的工艺无关；-逻辑设计的资源积累可以重复利用；-可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。使用HDL的好处：231.3硬件描述语言现代数字系统设计方法-

选用合适的EDA仿真工具；-选用合适电路图输入和HDL编辑工具；-逐个编写可综合HDL模块；-逐个编写HDL测试模块；-逐个做HDL电路逻辑访真；-编写HDL总测试模块；-做系统电路逻辑总仿真；-

选用合适的基本逻辑元件库和宏库-租用或购买必要的IP核；-选用合适的综合器；-综合得到门级电路结构；-布局布线，得到时延文件；-后仿真；-定型，FPGA编码或ASIC投片电路图设计文件HDL设计文件电路功能仿真

HDL功能仿真

HDL综合

确定实现电路的具体库名

布线后门级仿真

与实现逻辑的物理器件有关的工艺技术文件

优化、布局布线

电路制造工艺文件或FPGA码流文件

有问题有问题有问题没问题没问题没问题没问题用EDA设计数字系统的流程Top-Down设计思想系统级设计模块A

模块B

模块C

模块A1

模块A3

模块A2

模块C1

模块C3

模块C2

模块B2

模块B1

261.3硬件描述语言VHDL：全名VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptiongLanguage诞生于1982年；最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言；1987年成为ANSI/IEEE的标准（IEEESTD1076-1987）；语法/结构比较严格，因而编写出的模块风格比较清晰；比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。271.3硬件描述语言Verilog

HDL：由GDA(GatewayDesignAutomation)公司的PhilMoorby在1983年末首创；1985年Moorby推出第三个商用仿真器Verilog-XL，获得了巨大的成功，从而使得VerilogHDL迅速得到推广应用；1989年CADENCE公司收购了GDA公司，使得Verilog

HDL成为了该公司的独家专利，

并于1990年发表了VerilogHDL；2001年，IEEE发布VerilogHDL1364-2001；语法结构比VHDL简单，学习起来比VHDL容易；较多的第三方工具的支持。281.3硬件描述语言Verilog

HDL：291.3硬件描述语言Verilog

HDL与VHDL共同点：能形式化地抽象表示电路的行为和结构支持逻辑设计中层次与范围地描述可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性支持电路描述由高层到低层的综合转换硬件描述和实现工艺无关便于文档管理易于理解和设计重用301.3硬件描述语言Verilog

HDL与VHDL不同点：Verilog资源比VHDL丰富；Verilog更容易掌握，VHDL需要有Ada编程基础；Verilog在系统级抽象方面要比VHDL略差一些，而在门级开关电路描述方面要强的多；VHDL的逻辑综合较VerilogHDL要出色一些；311.3硬件描述语言Verilog

HDL与VHDL不同点：321.3硬件描述语言Verilog

HDL与VHDL不同点：系统级：设计模块的外部性能模型行为级：技术指标和算法的Verilog描述模型RTL级：逻辑功能的Verilog描述门级：逻辑结构的Verilog描述开关级：具体的晶体管物理器件的描述331.3硬件描述语言Verilog

HDL与VHDL不同点：系统级：有关系统调用和结构的模块，容易理解；算法级：有关行为和技术指标模块，容易理解；RTL级：有关逻辑执行步骤的模块，较难理解；门级：有关逻辑部件互相连接的模块，很难理解；开关级：有关物理形状和布局参数的模块，非常难理解341.4

VerilogVerilog功能可描述顺序执行或并发执行的程序结构；用延迟表达式或事件表达式来明确控制过程的启动时间；通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如If-else,case等循环结构；提供了可带参数且非零延迟时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。351.4

VerilogVerilog的应用方面ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构，做高层次的仿真。验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（MacroCell）。361.4

VerilogVerilog与C语言CVerilogsub-functionmodule,function,taskif-then-elseif-then-else

casecase{,}begin,endForForWhileWhileBreakDisableDefineDefine

IntInt

Printfmonitor,display,strobe371.4

VerilogVerilog与C语言C

Verilog功能**乘//除++加--减%%取模!!反逻辑&&&&逻辑且||||逻辑或>>大于<<小于>=>=大于等于<=<=小于等于====等于!=!=不等于~~位反相&&按位逻辑与||按位逻辑或^^按位逻辑异或~^~^按位逻辑同或>>>>右移<<<<左移?:?:同等於if-else敘述381.4

VerilogVerilog与C语言单核程序执行多核程序执行391.4

VerilogVerilog与C语言硬件并行处理结构401.5

Verilog例子二选一多路器if(sl==1)

out=belse

out=a伪代码411.5

Verilog例子二选一多路器与非门421.5

Verilog例子二选一多路器Verilog逻辑行为描述modulemuxtwo(out,a,b,sl);

inputa,b,sl;

outputout;

regout;always@(sloraorb)

if(!sl)out=a;

elseout=b;endmodulevoidmuxtwo(&out,a,b,sl){

if(sl==1)

out=b;else

out=a;}431.5

Verilog例子二选一多路器Verilog门级结构描述modulemuxtwo(out,a,b,sl);

inputa,b,sl;

outputout;

notu1(ns1,sl)；and#1u2(sela,a,nsl)；and#1u3(selb,b,sl)；or#2u4(out,sela,selb)；endmodule综合器：自动地把符合一定风格的Verilog

行为模块转变为用门级结构描述的模块。441.6

Verilog测试仿真验证451.6

Verilog测试仿真验证`include“muxtwo.v”modulet;reg

ain,bin,select;regclock;wireoutw;initialbegin

ain=0;bin=0;select=0;clock=0;endalways#50clock=~clock;always@(posedgeclock) begin

ain={$random}%2;#3bin={$random}%2;endalways#10000select=!select;muxtwo

m(.out(outw),.a(ain),.b(bin),.sl(select));endmodule461.6

Verilog测试仿真验证471.7重用与IP核IP核：IP(IntelligentProperty)核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与