CN113097304B 半导体器件及其制造方法 （台湾积体电路制造股份有限公司）

US2011159678A1,2011.06.30US2020091311A1,2020.03.19US2020105613A1,2020.04.02US2020105616A1,2020.0 2021.07.09域；在有源沟道区域之上形成第一栅极电介质层；在虚设沟道区域之上形成第二栅极电介质虚设沟道区域之上并且与虚设沟道区域接触地栅极隔离区域将第一栅极堆叠与第二栅极堆叠2对所述虚设栅极电极进行图案化以形成开口，其中，所述虚设沟的每一者均具有与所述虚设沟道区域和所述栅极隔离区域两者实体接第一栅极堆叠和第二栅极堆叠，在所述虚设鳍的第一部分的虚设栅极电介质，在所述接触蚀刻停止层和所述虚设鳍的第二3分别是第一鳍式场效应晶体管FinFET和第二Fi所述第二栅极电介质包括比所述第一氧化硅层厚的第二第一栅极堆叠和第二栅极堆叠，分别在所述第一突出的半导域在所述虚设鳍的第一部分之上并且与所述虚设栅极间隔件和所述第一栅极间隔件两者之间并且与所述第一栅极间隔件和所述第一栅极4[0003]具有多晶硅栅极电极的MOS器件表现出载流子耗尽效应，这也被称为多晶硅栅耗沟道区域之上形成第二栅极电介质层；从所述虚设沟道区域去除所述第二栅极电介质层；所述栅极隔离区域将所述第一栅极堆叠与所述第二栅极堆59B示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和横截[0012]图26图30、图31图35和图36图40示出了根据一些实施例的选择性形成和去除虚设栅极电介质以及形成栅极隔离区域的各种[0013]图41图44、图45图48和图49图50示出了根据一些实施例的选择性形成和去除[0014]图51图53、图54图56和图57图59示出了根据一些实施例的选择性形成和去除[0017]图63示出了根据一些实施例的用于在形成栅极隔离区域之前利用选择性去除虚[0018]下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向的空间相关描述符同样可能被相应地解释。6成为从衬底20的顶表面延伸到衬底20中。相应工艺在图63所示的工艺流程300中被示为工的位于STI区域22之间的部分以形成凹槽，并且执行外延工艺以在凹槽中重新生长另一半[0023]STI区域22可以包括衬里氧化物(未单独示出)，该衬里氧化物可以是通过对衬底2等[0025]根据一些实施例，使STI区域22凹陷以形成突出的半导体鳍24’和电介质虚设鳍7然后可以使用剩余间隔件或心轴(mandrel)来对鳍进3和NH3的混合[0031]接下来，通过从凹槽40选择性地生长半导体材料来形成外延区域(源极/漏极区实施例，外延区域42包括硅锗、硅、碳硅等。取决于所得的FinFET是p型FinFET还是n型8[0032]图5B示出了根据本公开的替代实施例的包层(cladding)源极/漏极区域42的形[0033]图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的[0034]图7A_1和图7A_2分别示出了在晶圆10中(并且在同一芯片中)的器件区域100和根据一些示例实施例，形成在器件区域100和200中的FinFET可以分别是核心FinFET和IO[0035]为了将器件区域100中的特征与器件区域200中的特征区分开，器件区域100中的特征可以使用图6中相应特征的参考标记加上数字100来表示，并且器件区域200中的特征[0037]图7B示出了从如图7A_1和图7A_2中的任一者所示的区域7B_7B获得的横截面视9件区域100中，栅极电介质32被去除(并且因此是虚设栅极电介质)并且被核心栅极氧化物行回蚀工艺以降低电介质区域25的顶表面。在后续工艺中，STI区域22被形成以填充沟槽域22还是首先形成虚设电介质条带25，图14_图17所示的工艺的顺序与图1和图2所示的处[0046]图18至图21示出了根据替代实施例的虚设条带25的形成，其中形成工艺包括STI图41图44所示的实施例中详细示出了用于形成图27所示的结构的工艺。虚设栅极电介质[0052]图30示出了高k电介质154和254以及替换栅极电极156和256的形成，它们形成替区域100被去除(横截面100沟道)，并且例如通过沉积、自然氧化等而利用替换电介质层[0055]图41至图44示出了用于形成栅极电介质并且然后选择性地去除栅极电介质的工[0056]图45至图48示出了用于形成栅极电介质并且然后选择性地去除栅极电介质的工2223其组合来执行热氮化。所得虚设栅极电介质32的厚度可以在约3A和约3A,并且可以在2A和约4A之间)。以存在关系CDS3>CDS4。厚度CDT1接近或等于厚度CDT3，并且可以存在关系CDT1<CDT2和可以在约3A(当是天然氧化物时)和约100A之间的范围内。CDS2和CDT2可以在约10A和约100A之间的范围内。过本公开的形成工艺，由于选择性去除了栅极电介质32(该选择性去除工艺是在形成栅极于去除栅极隔离区域和下面的虚设鳍之间的虚设栅极电介质而引起的)，则空间可以被替相反侧形成第一源极/漏极区域和第二源极/漏设鳍的第二部分之间并且与接触蚀刻停止层和虚设结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相述虚设沟道区域之上形成虚设栅极电极；以及对所述虚设栅极电极进行图案化以形成开叠和第二栅极堆叠，在所述虚设鳍的第一部分的相反侧并且与所述虚设鳍的第一部分接堆叠分别是第一鳍式场效应晶体管FinFET和第二FinF刻停止层和所述虚设鳍的第二部分之间并且与所述接触蚀刻停止层和所述虚设鳍的第二一栅极间隔件和所述第一栅极间隔件两者之间并且与所述第一栅极间隔件和所述第一栅