CN113130389B 存储器装置、电子系统以及相关设备和方法 （美光科技公司）

US2016358933A1,2016.12.08US2019067326A1,2019.0邻近所述第一沟道材料且竖直延伸穿过所述堆二沟道材料具有相对大于所述第一带隙的第二近于所述第一沟道材料和所述第二沟道材料中2第一沟道材料，其直接侧向邻近所述ONO结构且包括竖直延伸穿过所述堆叠的基本线第二沟道材料，其邻近所述第一沟道材料且包括沿着所述第一沟道材料和所述第二沟道材料的下表面相对于所述ONO结构的下表面垂所述第二带隙大于所述第一带隙和所述第三带隙中所述导电插塞结构与所述第一沟道材料之间的另一沟道材料中的每一者包括n型掺杂剂，所述第二沟道材料具有比所述导电插塞结构更大的所述第二沟道材料在所述第一沟道材料的侧壁所述导电插塞结构与所述第一沟道材料和所述第二沟道材料中的每一者直接物理接8.根据权利要求1所述的设备，其中所述第一沟道材料包括多晶硅材料且所述第二沟所述第一沟道材料的所述整个高度基本上包围所述第二沟9.根据权利要求1所述的设备，其中靠近所述第一沟道材料的所述导电结构的端面基述第一沟道材料和所述导电插塞结构中的每一者的外部侧壁与所述ONO结构的内部侧壁重3及所述沟道结构的第二沟道材料，其邻近所述第一沟道材料且竖直延伸穿过所述堆叠，所述第一沟道材料侧向插在所述ONO结构与所述第二沟道材料之间，其中所述第二沟道材14.根据权利要求13所述的设备，其进一步包括邻近于所述第一沟道材料和所述第二16.根据权利要求15所述的设备，其中所述第一沟道材料的所述宽度在1nm与20nm之间，所述第二沟道材料的所述宽度在1nm与20nm之间，且所述中心介电材料的所述宽度在所述第二沟道材料包括第二掺杂剂，其包括铝或硅，所述第二沟道材料在所述开口内形成包括基本上线性的侧壁的氧化物-氮化物-氧化物在所述开口内且直接侧向邻近于所述ONO结构形成第一沟道材料，所述第一沟道材料在所述开口内形成邻近于所述第一沟道材料的第二沟道材沟道材料侧向插在所述ONO结构与所述第二沟道材料之间，所述第二沟道材料的第二带隙在所述开口内且邻近于所述第一沟道材料和所述第二沟道材料中的每一者形成导电19.根据权利要求18所述的方法，其中在所述开口内形成所述第一沟道材料包括在所4移除所述开口内的所述第一沟道材料和所述第二沟道材料的部材料和所述第二沟道材料在所述堆叠的最上部导电材料的上21.根据权利要求18所述的方法，其进一步包括在所述第二沟道材料的侧壁上且在所22.根据权利要求18所述的方法，其中形成所述第一沟道材料和形成所述第二沟道材料包括使所述第一沟道材料和所述第二沟道材料中的至少一者在所述开口内23.根据权利要求18所述的方法，其中形成所述第二沟道材料包括选择所述第二沟道具有相对大于所述第一带隙的第二带隙的第二沟道材料，所述第一所述ONO结构与所述第二沟道材料之间，所述第二沟道材料的下表面与所述第一沟道材料25.根据权利要求24所述的存储器装置，其进一步包括与所述第一沟道材料和所述第二沟道材料中的每一者直接接触的第一导电插塞和26.根据权利要求24所述的存储器装置，其进一步包括侧向邻近于所述第二沟道材料27.根据权利要求24所述的存储器装置，其中所述第一沟道材料的所述第一带隙在28.根据权利要求24所述的存储器装置，其中所述存储器装置包括三维NAND存储器装导电插塞结构，其邻近所述沟道结构，所述沟道结构的所述导电栅极结构，其包括侧向邻近所述竖直结构的所述堆叠的56述申请案中的每一者的公开内容特此以全文引用的方式并入储器单元配置的逻辑形式。快闪存储器和其它非易失性存储器的常见用途包含个人计算[0005]半导体行业的持续目标一直是增加存储器装置的存储器密度(例如，每一存储器储器装置)。增加非易失性存储器装置中的存储器密度的一种方式是利用包含竖直存储器间。竖直串的每一存储器单元包括一种导电栅极材料和部分ONO结构以及与所述一种导电具有较大高度的堆叠中在合理的时间范围内产生足够的7述第二沟道材料且竖直延伸穿过所述堆叠的中心第二沟道材料的带隙不同于第一沟道材料和插塞[0012]图1A到1H是说明根据本公开的实施例的形成包含装置结构的设备的方法的简化[0013]图2A到2I是说明根据本公开的额外实施例的形成包含装置结构的另一设备的方[0014]图3是根据本公开的实施例的包含具有阶梯式结构的微电子装置结构的竖直存储89于数值的95.0％到105.0％范围内，处于数值的97.5％到102.5％范围内，处于数值的及类似的空间相对术语可用于方便描述一个元件或特下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例不限于3DNAND快闪存储器装置，例如3D浮动栅极NAND快闪存储器装置或3D替换栅极NAND域的一般技术人员将理解的给定参数、特性或条件符合方差度(如在可接受公差内)的程[0033]图1A至1H说明根据本公开的实施例的形成微电子装置结构(例如存储器装置结直于)图1H中所示的第一方向的第二方向可经定义为Y方向。作为图1A至1G中所示的方向[0034]参考图1A，装置结构100包含上覆于基底材料(未图示)上的基底导电材料102(例如，在基底导电材料102上或上方)形成，且向内侧向邻近于开口110内的内部氧化物材料116形成。第一插塞材料122可从基底导电材料102向上延伸而与最下层导电材料106A至少部分地竖直重叠。最上部导电材料106B可远离最下层导电材料106A且接近堆叠104的上表[0035]堆叠104的交替的导电材料106和介电材料108可各自个别地使用常规材料工艺形电材料，可执行各向同性蚀刻以选择性地移除牺牲介电材料且在竖直相邻的介电材料108[0036]参考图1B，第一沟道材料118可形成于开口110内且形成于堆叠104的暴露的上表[0037]第一沟道材料118可按任何期望厚度形成。借助于非限制性实例，第一沟道材料剂可包含包括磷(P)或砷(As)的p型掺杂剂。第一沟道材料118可包含至少一种掺杂剂的梯[0038]第一沟道材料118可为或包含展现小于或等于约1.4eV(例如在约0.4eV到约[0039]参考图1C，第二沟道材料119可向内侧向邻近于开口110内的第一沟道材料118且实施例中，第二沟道材料119可形成于第一沟道材料118的侧壁上且形成于第一插塞材料插塞材料122的水平部分可保持在第二沟道材料119与第一插塞材料122之间，如图1C中的[0040]可以使用一或多种常规保形沉积工艺(例如，常规保形CVD工艺或常规ALD工艺中的一或多者)形成第二沟道材料119。替代地，可以使用一或多种常规非保形沉积工艺(例限制性实例，工艺温度可小于约600℃,例如在约200℃与℃之间。[0042]第二沟道材料119可按任何期望厚度形成。借助于非限制性实例，第二沟道材料结晶结构)，且第一沟道材料118的材料形式可包含非晶形相内的半导电材料(例如，结晶xSnyOz，x(InxGayZnzO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化铟铝镓(InxAlyGazOa)、氮化铟铝镓y组成的化合物，所述元素组成无法由定义明确的自然数的比表示并且违反定比定律。第二沟道材料119可包含所列材料的化学计量变化及/或材料的组合(例如，InGaZnO3、In2Zn3O6等)。[0045]第二沟道材料119可为或包含展现高于约1.5eV(例如在约1.5eV到约3.0eV或约对高于)第一沟道材料118的带隙。借助于非限制性实例，第一沟道材料118的带隙可为约2/V约10cm2/V2/V2/V2/V约5cm2/V2/V[0046]参考图1D，可例如通过CMP或蚀刻移除竖直延伸超出堆叠104的上表面的平面(例刻选择性地移除第一沟道材料118和第二沟道材料119中的每一个的部分，以使开口110内料119中的每一个的其余部分的最上部表面可以在堆叠104的最上部表面下方(例如，竖直或相对小于)第一浓度的第二浓度的n型掺杂剂。用于形成第二插塞材料124的工艺可为例现至少约1.40eV的室温带隙。在其它实施例中，第二插塞材料124的带隙可基本上类例中，第二插塞材料124的带隙可小于第一沟道材料118和第二沟道材料119中的每一者的二沟道材料119中的每一者包含一或多种带隙相对较大的材料，例如多晶硅和氧化物半导二插塞材料124的带隙)的单一沟道材料(例如，第一沟道材料118)相比，由展现高于约[0049]除了在开口110内之外，第二插塞材料124最初可邻近于堆叠表面的平面的第二插塞材料124的部分。第二插塞材料124的剩余部分可与第一沟道材料部分可竖直地上覆于第一沟道材料118和第二沟道材料119中的每一者的其余部分的上表及与所述侧壁直接物理接触，使得第二插塞材料124的最大侧向范围基本上等于第一沟道[0050]最上部导电材料106B可具有大于堆叠104的其它导电材料106的相应厚度的竖直内部氧化物材料116以及第二插塞材料124中的每一者的上表面上或上方。顶盖材料128可和刻蚀工艺)移除顶盖材料128中上覆于第二插塞材料124的部分以形成上覆于第二插塞材118和第二沟道材料119的邻近部分可形成具有所谓的金属-氧化物-氮化物-氧化物-半导[0054]图1H说明图1G的装置结构100的沿剖面线H-H截取的简化的部分俯视图。开口110佳地展示，外部氧化物材料112侧向地邻近于堆叠104的导电材料106和介电材料108(图包含邻近于第一沟道材料118的第二沟道材料119可在读取和编程操作期间不增加泄漏的是不同的及/或展现不同掺杂剂浓度和不同掺杂剂分布中的一或多者，其增强邻近异质结材料118位于开口110的中心部分内(图1G)且第二沟道材料119可与第一沟道材料118直接沟道材料118的第二沟道材料119(例如氧化物半导体材料)使得电流能够在读取操作期间沟道材料118提供导电性以产生GIDL诱发的空穴且经由竖直串传导空穴以用于对存储器单流)穿过第二插塞材料124的至少一部分且到达第一沟道材料118和第二沟道材料119的流直串的电流。增加的GIDL电流允许更可靠的电荷流动到第一沟道材料118和第二沟道材料[0058]在编程操作期间，可使用升压操作来偏压未选串的第一沟道材料118和第二沟道可经由耦合将某一量的偏压电压(例如，约7伏)转移到第一沟道材料118和第二沟道材料构100充当用于接通电流的厚沟道(例如，组合的第一沟道材料118和第二沟道材料119)和描述的特征(无论所述先前描述的特征是在本段落之前第一次描述还是在本段落之后第一次描述)的参考标号指定的特征应理解为基本上类似于先[0064]参考图2C，第二沟道材料119可邻近于在竖直延伸穿过堆叠104的开口110内部和道材料119可邻近于第一沟道材料118的暴露表面形成(例如，在所述暴露表面上方形成)，第二沟道材料119的侧壁之间完全侧向延伸。中心介电材料130可形成于开口110的中心部形成。借助于非限制性实例，中心介电材料130可具有小于约100nm的平均厚度(例如，宽料118的宽度W118。此外，中心介电材料130的宽度W130可相对大于第二沟道材料119的宽度W130还可大于第一沟道材料118的宽度W118与第二沟道材料119的宽度W119的组合宽度。替代地，中心介电材料130的宽度W130可基本上类似于或相对小于第二沟道材料119的宽度W119[0066]中心介电材料130可由以下形成且包含但不限于：氧化物(例如，二氧化硅(SiO2[0067]可使用一或多种常规保形沉积工艺(例如，常规保形CVD工艺或常规ALD工艺中的常规PVD工艺(例如，常规射频PVD(RFPVD)工艺)或常规非保形CVD工艺中的一或多者)形成第二插塞材料124可包含与上文参考图1E所描述的第二插塞材料124基本上相同的材料和如通过CMP或蚀刻移除竖直延伸超出堆叠104的上表面的平面的第二插塞材料124的部分。第二插塞材料124的剩余部分可与第一沟道材料118和第二沟道材料119中的每一者直接物的顶盖材料128且可以与先前参考图1F所描述的顶126可提供对存储器单元120的竖直串佳地展示，外部氧化物材料112侧向地邻近于堆叠104的导电材料106和介电材料108(图于氮化物材料114。第一沟道材料118可侧向地邻近于内部氧化物材料116，第二沟道材料氧化物半导体材料)的位置，使得第一沟道材料118紧邻于位于开口110的中心部分内的中心介电材料130定位且第二沟道材料119可与第一沟道材料118直接物理接触且基本上包围和编程操作期间的泄漏和/或电压波动的情况下增强电子导电性，以使得在操作期间可靠结构302包含导电结构和绝缘结构的层次304，其限定阶梯式结构306和电连接到阶梯式结利用第二沟道材料119结合第二插塞材料124和第一沟道材料118来减少泄漏(图1F)并不取阶梯式结构306和触点结构308)可基本上类似于先前分别参照图1A到1H和2A到2I描述的装二选择栅极324)延伸，且触点结构308和额外接触结构316可如图所示将组件彼此电耦合的实施例的说明性电子系统400的框图。电子系统400可包括例如计算机或计算机硬件组可包括例如本文先前所描述的微电子装置结构(例如，装置结构100、100/)和微电子装置置408可包括可用以将信息输入到电子系统400并将视觉信息输出给用户的单个触摸屏