CN113178417B 半导体结构及其制造方法 （台湾积体电路制造股份有限公司）

US2020006148A1,2020.02执行第一蚀刻工艺，其中，所述虚设栅极电极层的上部被蚀执行第二蚀刻工艺，其中，所述虚设栅极电极层在所述附加蚀刻掩模形成之后，使用所述保护层作为蚀述第一栅极堆叠的所述第一下笔直部分和所述第一上底部笔直部分具有小于所述第一倾斜角的第34数量)通常增加而几何尺寸减小。这种按比例缩小的工艺通常通过提高生产效率和降低相5一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和[0011]图11B-1、图11B-2和图11B-3示出了根据一些实施例的替换栅极的侧壁的过渡水[0012]图12-图15是根据一些实施例的形成具有两个过渡区域的替换栅极的中间阶段的[0013]图16-图23是根据一些实施例的形成具有针对所选替换栅极的所选侧壁而形成的[0015]下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。本公开的一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和/或横截面6离区域24可选地被称为浅沟槽隔离(STI)区域。相应工艺被示出为图24中示出的工艺流程层。根据本公开的一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模[0022]接下来，将经图案化的硬掩模层用作蚀刻掩模以蚀刻衬垫氧化物层27和衬底2然后利用(一个或多个)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光[0023]硬掩模29的顶表面和STI区域24的顶表面可以基本彼此齐平。半导体条带26位于7并且然后可以使用剩余的间隔件或心轴(mandrel)来决于形成工艺。示出的工艺流程200中的工艺210。图5B示出了如图5A所示的参考垂直横截面5B-5B。在图可以具有与上部相比更窄并且更锥形(tapered)的下部(也被称为变窄部分)，并且虚设栅8F23气(N2222以在约1sccm和约5000sccm之间的蚀刻工艺40(图6C)(在相同工艺腔室内)原9产物层38的底端38BE可以与鳍顶表面26T相比高出高度差D1，该高度差D1可以在0nm至约艺气体的流速可以在约1sccm至约5000sccm之间的范围内。与在工艺36和40中使用的偏置且可以在约10瓦特和约3000瓦特之间的范底部宽度W3。根据一些实施例，差(W2-W3)大于约3A。下部30A’的高度H1可以大于约[0043]接下来，通过在凹槽50中(通过外延)选择性地生长半导体材料来形成外延区域[0045]图10示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应工艺被示出为图24中示出的工艺流程200中的工艺226。CESL58可以由氧化[0049]图11B-1、图11B-2和图11B-3示出了根据一些实施例的替换栅极堆叠66的横截面66的倾斜角还可以等于栅极电极64的相应部分的侧壁的倾斜11B-3之一所示的一个实施例，而两个直接相邻的替换栅极堆叠66中的另一个可以采用如和图6I以及图12-图23所示的组件的形成刻工艺40(也被表示为40B)，其使用与参考图6C所讨论的工艺条件基本相同的工艺条件来中示出了用于形成FinFET81的其余工图6A和图6B中的蚀刻工艺36相比，如图13所示的蚀刻工艺具有更高的N2流速(例如，高出[0057]图14示出了另一蚀刻工艺42(被表示为42C)。工艺条件可以与图6D中的工艺条件设栅极电极30’的暴露于蚀刻气体的侧壁被整形。经整形的侧壁的轮廓可以与图6D所示的且未整形的(并且因此更笔直的)侧壁被表示为30ST(ST表示“笔直的”)。同样，添加字母极和替换栅极的侧壁轮廓可能受到相应FinFET是处于图案密集区域还是处于图案隔离区[0067]本公开的实施例具有一些有利特征。通过蚀刻虚设栅极电极以使其具有锥形下结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基底部笔直部分具有小于所述第一倾斜角的第三倾斜侧壁和所述第四侧壁是同一连续且笔直的侧壁