CN113206085B 半导体器件及方法 （台湾积体电路制造股份有限公司）

US2019006485A1,2019.01.03US2019067441A1,2019.02.28US2016141381A1,2016.0导体沟道结构中的相邻的半导体沟道结构之间和源极/漏极区域接触，该第一内部间隔件层包间隔件层和源极/漏极区域接触，第二内部间隔2源极/漏极区域，与所述栅极结构相邻，所述源极/多个内部间隔件，每个所述内部间隔件插入在所述多个3图中为W形，并且所述源极/漏极区域的侧壁具有与所述内部间隔件的侧壁的W形相对应的分比大于所述第二内部间隔件层和所述第三内部间隔在半导体衬底之上形成多层堆叠，所述多层堆叠包括交替的在所述多层堆叠之上并且在所述侧壁凹槽中沉积第执行第一蚀刻工艺以蚀刻所述第一内部间隔件层、所述第二内部述第三内部间隔件层的刻蚀速率的更大的刻蚀速率来刻蚀所述第二内部执行第二蚀刻工艺以去除所述第一半导体材料并形成在所述内部间隔件之间延伸的4层和所述第三内部间隔件层是在500℃至680℃的温度下沉积的。料的蚀刻速率与所述第一内部间隔件层的蚀刻速率之比为50件层的蚀刻速率与所述第三内部间隔件层的蚀刻速率之比为1.件层的蚀刻速率与所述第一内部间隔件层的蚀刻速率之比为1.5在所述多个沟道区域中的相邻的沟道区域之间，每个所述内部间隔件插入在所述源极/漏所述第一内部间隔件层和所述源极/漏极区域接触，所述第二内部间隔件层包括硅、氧和衬底之上形成多层堆叠，所述多层堆叠包括交替的第一半导体材料和第二半导体材料的6行第二蚀刻工艺以去除所述第一半导体材料并形成在所述内部间隔件之间延伸的第一凹[0008]图1示出了根据一些实施例的三维视图中的包括纳米结构场效应晶体管(NSFET)涵盖器件在使用或操作中的不同定向。装置可可以由具有不同的蚀刻选择性和不同的介电常数(k值)的三个电介质层形成。可以通过以7介质层可以包括碳氮氧化硅(SiOCN)。在内部间隔件中包括具有高蚀刻选择性的第一电介第二电介质层和第三电介质层减小了包括内部间隔件的半导体器件的有效电容(Ceff)，并着栅极电极102的纵轴，并且在例如垂直于NSFET的外延源极/漏极区域92之间的电流流动外延源极/漏极区域92之间的电流流动方向上。截面C_C’平行于截面A_A’，并延伸穿过[0015]本文讨论的一些实施例是在使用后栅极工艺形成的NSFET的背景下讨论的。在其[0016]图2至图20C是根据一些实施例的制造NSFET的中间阶段的截面图。图2至图5、图8以与区域50P实体分开(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入[0022]可以对衬底50的上部部分执行抗穿通(APT)注入以形成APT区域53。在APT注入期的每一者中形成的源极/漏极区域(例如，下面关于图13A_13D讨论的外延源极/漏极区域子/cm3入之后(包括形成阱和/或APT区域53)，可以执行体材料的第一半导体层52和第二半导体层54。第一半导体层52可以由第一半导体材料形第二半导体层54。多层堆叠56的每个层可以使用诸如化学气相沉积(CVD)、原子层沉积9中的每一者的厚度可以从约8nm至约12nm或约9.5nm至约10.5nm中的牺牲层。在一些实施例中，第二半导体层54可以在区域50N中形成沟道区域并在区域50P中形成牺牲层，并且第一半导体层52可以在区域50N中形成牺牲层并在区域50P中形成沟道区域，或者第一半导体层52可以在区域50N中形成沟道区域并在区域50P形成牺牲层，并且第二半导体层54可以在区域50N中形成牺牲层并在区域50P中形成域58。可以通过在衬底50之上并且相邻的衬底50的图案化部分/纳米结构55之间形成绝缘远程等离子体系统中的基于CVD的材料沉积以及后固化以将沉积的材料转换为另一材料，衬底50的材料更快的速率蚀刻绝缘材料的材料)。例如，可以采用使用例如稀释氢氟酸并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，领域中用于沉积所选材料的技术来沉积。虚设栅极层62可以由相对于STI区域58的材料具可被沉积为使得虚设电介质层60覆盖STI区域58，并在虚设栅极层62和STI区域58之间延[0033]在图6A至图6C中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图5)进可以形成在包括第一半导体材料的第一半导体层52A_52C中。掩模74的图案可被用于将每实施例中，衬底50可以被蚀刻为使得第一凹槽86的底表面设置在STI区域58的顶表面下方湿法蚀刻等之类的各向同性蚀刻工艺来蚀刻侧壁。用于蚀刻第一半导体层52A_52C的蚀刻剂可以对第一半导体材料具有选择性，使得与第一半导体层52A_52C相比，第二半导体层半导体层52A_52C的中心部分可以从第一半导体层52A_52C的外围部分凹进约1nm至约2nm、ALD等之类的共形沉积工艺来沉积第一内部间隔件层90A。可以通过热沉积工艺以约500℃[0040]第一内部间隔件层90A可以由使得第一蚀刻选择性较高的材料形成，该第一蚀刻选择性是第一半导体层52A_52C的蚀刻速率与第一内部间隔件层90A的蚀刻速率之比。这样，可以减少在随后去除第一半导体层52A_52C(下面关于图17A至图17C讨论)期间对第一150至约250的范围内。第一内部间隔件层90A的材料还可以被选择为具有较高的第二蚀刻部间隔件层90C的后续图案化(下面关于图12A至图12D讨论)期间对第一内部间隔件层90A内部间隔件层90B和第三内部间隔件层90C形成的内部间隔件(例如，下面关于图12A至图2.5％。第二内部间隔件层90B中的氮原子百分比可以为约10％至约35％、或约20％至约25％。第二内部间隔件层90B中的氧原子百分比可以在约30％至约内部间隔件层90B和第三内部间隔件层90C形成的内部间隔件(例如，下面关于图12A至图第三蚀刻选择性，该第三蚀刻选择性是第二内部间隔件层90B的蚀刻速率与第三内部间隔和第三内部间隔件层90C的后续图案化(下面关于图12A至图12D讨论)期间对第三内部间隔可以小于约10可以在约3％至约10％、或约5％至8％的范围内，或者可以为约02.3nm至约2.7nm的厚度T3。在一些实施例中，第三内部间隔件层[0048]针对第二内部间隔件层90B和第三内部间隔件层90C包括低k材料可能与常规观点相反，因为低k材料可能对用于去除第一半导体层52A_52C的蚀刻剂(下面关于图17A至图和第三内部间隔件层90C不受用于去除第一半导体层52A_52C的蚀刻剂的影响，并且低k材料可以用于第二内部间隔件层90B和第三内部间隔件层90。这可以减小包括第二内部间隔件层90B和第三内部间隔件层90C的内部间隔件(例如，下面关于图12A至图12D讨论的内部层90B与第三内部间隔件层90C之间形成梯度区域。第一内部间隔件层90A和第二内部间隔部间隔件层90A、第二内部间隔件层90B和第三内部间隔件层90C可以通过具有大于约95%的一致性的工艺来沉积，并且可以沉积在具有大于约20的纵横比(侧壁凹槽88的深度D1与侧壁凹槽88的宽度W1之比)的侧壁凹槽88中。第一内部间隔件层90A的厚度T1与第二内部间[0051]尽管描述了形成三个内部间隔件层，但是可以形成更多或更少的内部间隔件与上述相同或相似的工艺可以用于包括不同数量的内部间隔件可以使由第一内部间隔件层和第二内部间隔件层形成的内部间隔件的有效k值最小化，同时防止在去除第一半导体层52A_52C(下面关于图17A至图17C讨论)期间蚀刻第二内部间隔隔件层90A、第二内部间隔件层90B和第三内部间隔件层90C的蚀刻工艺可以是干法蚀刻工艺或湿法蚀刻工艺，并且可以是各向同性的。当使用湿法蚀刻工艺时，可以使用硫酸(H2SO43PO4层90B和第三内部间隔件层90C可被蚀刻为使得第一内部间隔件层90A的侧壁从第二半导体此，内部间隔件90的侧壁距第二半导体层54A_54C的侧壁的深度可以小于约10A。将内部间隔件90的侧壁距第二半导体层54A_54C的侧壁的深度保持在约10A以下可有助于减小以上可以有助于减小内部间隔件90的有效k值。内部间隔件90的厚度T4与内部间隔件90的[0056]通过将具有不同介电常数和蚀刻选择性的不同材料用于第一内部间隔件层90A、[0058]区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50P(例体层54A_54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A_54C上施加拉伸[0059]区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50N(例体层54A_54C是硅锗，则外延源极/漏极区域92可以包括在第二半导体层54A_54C上施加压[0061]作为用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外扩展超过纳米结构55的[0062]在图14A至图14C中，第一层间电介质(ILD)96被分别沉积在图13A至图13C所示的化工艺使第一ILD96的顶表面与掩模74和第一间隔件81的顶[0064]在图16A至图16C中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果更快的速率选择性地蚀刻虚设栅极72。每个第二凹槽98暴露和/或上覆于多层堆叠56的部氨(NH3去除第一半导体层52A_52C。第一化学溶液(有时料具有高第一蚀刻选择性的材料形成。去除第一半导体层52A_52C可以引起对第一内部间材料形成的第一内部间隔件层90A防止对第二内部间隔件层90B和第三内部间隔件层90C示出了图18A的区域101的详细视图。栅极电介质层100被共形地沉积在第二凹槽98中，例[0069]栅极电极102被分别沉积在栅极电介质层100之上，并填充第二凹槽98的其余部极102的材料和栅极电介质层100的多余部分，这些多余部分在第一ILD96的顶表面之上。栅极电极102的材料和栅极电介质层100的其余部分从而形成所得NSFET的替换栅极。栅极[0070]区域50N和区域50P中的栅极电介质层100的形成可以同时发生，使得每个区域中区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层后形成的栅极接触件(例如，下面关于图20A至图20C讨论的104以接触经凹陷的栅极电极102的顶[0072]在图20A至图20C中，穿过第二ILD106和第一ILD96形成栅极接触件112和源极/穿过第二ILD106和栅极掩模104形成用于栅极接触件112的开口。可以使用可接受的光刻的(一个或多个)衬里和导电材料在开口中形成源极/漏以执行退火工艺以在外延源极/漏极区域92与源极/漏极接触件114之间的界面处形成硅化源极/漏极接触件114和栅极接触件112中的每一者可以形成在不同的横截面中，这可以避[0073]通过由具有不同的介电常数和蚀刻选择性的不同材料形成的第一内部间隔件层90A、第二内部间隔件层90B和第三内部间隔件层90C来形成内部间隔件90可以减小内部间一内部间隔件层包括氮化硅，并且第一内部间隔件层具有从35％至50％的氮原子百分比。部间隔件插入在源极/漏极区域和栅极结构之间，每个内部间隔件包括：第一内部间隔件内部间隔件层中的碳原子百分比大于第二内部间隔件层和第三内部间隔件层中的碳原子括交替的第一半导体材料和第二半导体材料的层，第二半导体材料不同于第一半导体材工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点第二内部间隔件层具有比所述第一内部间隔件层更低[0080]示例3.根据示例1所述的[0083]示例6.根据示例1所述的的相邻的沟道区域之间，每个所述内部间隔件插入在所述源极/漏极区域和所述栅极结构部间隔件的与所述源极/漏极区域相邻的侧壁在子百分比大于所述第二内部间隔件层和所述第三内部间隔件层[0092]示例15.一种用于形成半导体隔件层和所述第三内部间隔件层是在500℃至680℃的温度下沉积的。体材料的蚀刻速率与所述第一内部间隔件层的蚀刻速率之