CN113228250B 用于制造具有减小的接触电阻的半导体装置的方法 （应用材料公司）

2021.06.18PCT/US2019/0607222019.11.11WO2020/131248EN2020.06.25US2011244680A1,2011.10.06US2012193696A1,2012.08.02US9685439B1,2017.06.20用于制造具有减小的接触电阻的半导体装本公开内容的实施方式总体涉及用于形成式总体涉及用于形成源/漏接触的方法。在一个区域上形成掺杂的半导体层；和以导体填充沟度，掺杂的半导体层具有比源/漏区域更低的电2通过移除所述介电材料和所述接触蚀刻停止层的部分而在所述介电材料中形成沟槽，在所述源/漏区域和所述介电材料上执行预在所述源/漏区域上形成掺杂的半导体层，其中所述掺杂的半的硅锗或掺杂的III/V族化合物半导体，并且所述掺杂的半导体层通过选择性外延沉积工且所述金属硅化物层通过所述选择性外延沉积掺杂的半导体层具有比所述源/漏区域更高的掺杂3非暂时性计算机可读介质，所述非暂时性计算机可读介质存储在所述源/漏区域上形成掺杂的半导体层，其中所述掺杂的半18.如权利要求17所述的处理系统，其中所述复数个工艺腔室进一步包括第二工艺腔4个实施方式的元件和特征可有益地并入其他实施方式中而无须进涉及用于形成源/漏接触的方法。在可包括或结合本文所述的一个或多个实施方式的一个5阶段期间晶体管的各种视图。注意可利用方法100以形成本文未呈现的任何其他半导体结解释的目的而这样完成，不排除相应的步骤实际[0021]方法100通过将基板200放置于工艺腔室中而在操作102处开始。工艺腔室可为蚀或结合本文所述的一个或多个实施方式的一个实施6美国加利福尼亚州圣克拉拉市的应用材料公司可取得的AKTIVPre_CleanTM腔室或等离子体(ICP)源的蚀刻腔室。一个范例蚀刻腔室可以是从美国加利福尼亚州圣克拉拉市他制造商的其他适合地配置的腔室以执行预清洁工艺。在源/漏区域208的经清洁的表面216上形成掺杂的半导体层220。掺杂的半导体层220可通214的底部上)形成掺杂的半导体层220，并且不在沟槽214的侧壁218上形成掺杂的半导体一个实施方式中，掺杂的半导体层220通过掺杂物浸泡工艺(dopantsoakprocess)形成。在掺杂物浸泡工艺期间，例如从表面216至预定深度的源/漏区域208的顶部部分转变成掺体层220在从美国加利福尼亚州圣克拉拉市的应用材料公司可取得的减压(reduced7若帽层224通过ALD工艺形成，则帽层224形成于侧壁218和金属硅化物层222两者上。帽层加利福尼亚州圣克拉拉市的应用材料公司可取得的OLYMPIA8ALD腔室。使得氮原子与居于金属硅化物层222的暴露表面处的原子反应，以形成表面氮化物层(例室例如是从美国加利福尼亚州圣克拉拉市的应用材料公司可取得的修改的解耦等离子体[0032]接下来，在操作114处，如图2F中所显示，在沟槽214中形成导体226以填充沟槽[0035]在可包括或结合本文所述的一个或多个实施方式的一个实施方式中，执行操作[0036]在可包括或结合本文所述的一个或多个实施方式的一个实施方式中，在操作1048[0037]在可包括或结合本文所述的一个或多个实施方式的一个实施方式中，在操作104BNDURA8、PRODUCER8或CENTURA8整合的处理系统，或从位于美国加利福尼(包括来自其他制造商的那些处理系统)可经适配以从本文所述的方面获益。图3根据本公开内容的实施方式，图示可用于完成图1中图示的方法100的范例多腔室处理系统300的示室304还耦合至第一对穿通(pass_through)腔室306。第一传送腔室304具有在中心设置的至第二传送腔室310，第二传送腔室310耦合至配置成执行预清洁工艺(操作106)的工艺腔[0042]系统控制器380耦合至处理系统300，用于控制处理系统300或处理系统300的部9算机可读介质或机器可读储存装置是通过CPU382可存取的，并且可为例如随机存取存储在此公开内容中公开的各种实施方式可通常通过执行在存储器384中(或在特定工艺腔室