CN113270473B 半导体装置及其形成方法 （台湾积体电路制造股份有限公司）

US2019378903A1,2019.1叠物分离为第一栅极堆叠物部分及第二栅极堆气隙可以从栅极堆叠物的下方向上延伸到插入在介于第一栅极堆叠物部分的端部与第二栅极栅极堆叠物部分的接触物及第二栅极堆叠物部2蚀刻一栅极堆叠物，以形成延伸穿过该栅极堆叠物的一沟槽，该该栅极堆叠物分离为一第一栅极堆叠物部分及一第二栅沉积一介电材料在该沟槽中，以形成一介电区域，该形成一第一接触物至该第一栅极堆叠物部分的该金形成一第二接触物至该第二栅极堆叠物部分的该金属栅极电极，且形成一第三接触物至相邻于该第一栅极堆叠物部分设置的一源极/漏在垂直于该多个半导体鳍片的一长度方向上，形成一虚形成相邻于该虚设栅极堆叠物的该源极/漏使该第一层间介电质的一上表面平坦化，直至该第一层间介在该栅极堆叠物的任一侧上蚀刻该第一层间介一第一鳍式场效晶体管，其包括：从一基板延伸且具有沿着一第一3一第二鳍式场效晶体管，其包括：从该基板延伸且具有沿着该第一离区域的该最顶表面下方的一第二点处具有在该第二方向上大于该第一宽度的一第二宽于该第一栅极电极的一上表面及该第一栅极电极的该下表面之间一第一金属栅极，对应于一第一鳍式场效晶体管，该第一金属延伸且垂直于该第一鳍片并在围绕该第一鳍片的一下部的一隔一第二金属栅极，对应于一第二鳍式场效晶体管，该第二金属一介电材料，设置在介于该第一金属栅极的一第一端及该第一空隙，设置在该介电材料中，该空隙介于该第一金属栅极的其中，该空隙包括具有一灯泡状形状的一第一部分、以及具第一端及该第二金属栅极的该第二端之间的该介电材料的一4于介于该第一金属栅极的该第一端及该第二金属栅极的该第二端之间5度向上延伸(extendsupward)至对应于第一栅极堆叠物部分的金属栅极电极的深度的第物至相邻于第一栅极堆叠物部分设置的源极/漏极区[0005]另一实施例是关于一种半导体装置，其包括：第一鳍式场效晶体管(finfield离区域、以及位于第一鳍片之上且垂直于第一鳍片并在第一隔离区域之上的第一栅极电并在第二隔离区域之上的第二栅极电极。第二鳍式场效晶体管相邻于第一鳍式场效晶体6[0008]图1根据一些实施例，以三维视图显示鳍式场效晶体管(finfieldeffect7[0044]以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同部件之上(over)或上(on)，即表示其可能包括上述第一部件与上述第二部件是直接接触(indirectcontact)的实施例，且亦可能包括了将其他部件形成于上述第一部件与上述第二以限定所讨论的不同实施例及/或配置之间有特定的关中一个元件(element)或部件与另一个(些)元件或部件之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在本文中使用的空间相关用词也可据此进行相同解释。以使这些半导体条或栅极切成各种长度或尺寸，以基于特定的设计需要，来提供不同的于栅极的切割端之间的间距(spacing)减小，在介于切割替代栅极之间的漏电流可能变得极之间形成介电材料，前述介电材料具有设置在介于切割栅极的端部之间的气隙(air832及栅极电极34设置在鳍片24的相对侧。栅极介电层32及栅极电极34以及任何界面层(未显示)一起作为栅极堆叠物30。栅极间隔物38设置在栅极堆叠物30的任一侧上(either(across)栅极堆叠物30，但是在介于栅极电极34的同一侧上的FinFET的相邻外延源极/漏[0049]本文讨论的一些实施例是在使用栅极后制(gate-last)制程形成的FinFET的背景实施例中，基板20的半导体材料可以包括硅(silicon)；锗(germanium)；化合物半导体(compoundsemiconductor)，包括碳化硅(siliconcarbide)、砷化镓(galliumarsenide)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indium硅锗(silicon-germanium)、磷砷化镓(galliumarsenidephosphide)、砷化铝铟(aluminumindiumarsenide)、砷化铝镓(aluminumgalliumarsenide)、砷化镓铟(galliumindiumarsenide)、磷化镓铟(galliumindiumphosphide)及/或磷砷化镓铟9以用于形成p型装置，诸如p型金属氧化物半导体(P-typemetal-oxide-semiconductor，影制程来使鳍片24图案化，前述光微影制程包括双重图案化(double-patterning)或多重表面形成为平坦的、凸出的及/或凹入的。可以使用可接受的蚀刻制程来使隔离区域22凹的速率蚀刻绝缘材料25的材料)。举例而言，可以使用稀释氢氟酸(dilutehydrofluoric[0058]关于图2至图8描述的制程仅仅是可以如何形成鳍片24的一范例。在一些实施例上，且沟槽可以蚀刻穿过介电层以暴露出下层的基板20。可以在沟槽中外延生长同质化镓(galliumnitride)、砷化镓铟、砷化铝铟、锑化镓(galliumantimonide)、锑化铝植入到诸如NMOS区域的区域20N中。n型掺质可以是植入到区域中的磷(phosphorus)、砷沉积在虚设介电层之上，然后诸如通过CMP来执行平坦化。遮罩层可以沉积在虚设栅极层[0066]虚设栅极电极34可以是导电或不导电的材料，且可以从包括非晶硅(amorphous栅极层形成的虚设栅极电极34可以通过物理气相沉积(PVD)、CVD、溅射沉积(sputterdeposition)或在本领域中为已知且用于沉积所选材料的其他技术来沉积。虚设栅极电极34可以由其他材料形成，前述其他材料对隔离区域22的蚀刻具有高蚀刻选择比上关于图7及图8所讨论的植入，可以在区域20N之上形成诸如光阻的遮罩，同时暴露区域20P，且可以将适当的类型(例如，p型)的掺质植入到在区域20P中的经暴露的通道区域24’[0070]为简单起见，栅极密封间隔物38A及栅极间隔物38B可以一起称为栅极间隔物3[0071]图12A显示图11所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A极区域42形成在鳍片24中，使得每个虚设栅极堆叠物30设置在介于外延源极/漏极区域42实施例中，栅极间隔物38用于使外延源极/漏极区域42与虚设栅极堆叠物30以适当的横向[0072]可以通过遮蔽例如PMOS区域的区域20P，并蚀刻在区域20N中的鳍片24的源极/漏区域20N中的外延源极/漏极区域42外延生长在凹部中。外延源极/漏极区域42可以包括任硅(siliconphosphide)或其类似物。区域20N中的外延源极/漏极区域42可以具有从鳍片[0073]可以通过遮蔽例如NMOS区域的区域20N，并蚀刻在区域20P中的鳍片24的源极/漏硅，则在区域20P中的外延源极/漏极区域42可以包括在通道区域24’中施加压缩应变(compressivestrain)的材料，诸如硅锗、硼掺杂硅锗(borondopedsilicon-可以具有从鳍片24的相应表面凸起的表面并可以具[0075]作为用于形成外延源极/漏极区域42在区域20N及区域20P中的外延制程的结果，允许外延源极/漏极区域42延伸到隔离区域22[0076]图15A显示图14所示的结构的剖面图，剖面图是从如图1所示的包括线段A-A的平[0077]图17A显示图16所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A坦化制程还可以移除虚设栅极堆叠物30上的遮罩36(或其的一部分)以及沿着遮罩36的侧[0078]图19A显示图18所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A52包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层52可以包括高介电常数7.0的介电常数值(kvalue)，且可以包括金属氧化物或铪(hafnium)、酸盐(silicate)及其组合。栅极介电层52的形成方法可以包括分子束沉积(Molecular-层包括但不限于氮化钛硅(TitaniumSiliconNitride，TSN)层、氮化钽(tantalum额外的TiN及/或TaN层以及填充金属。这些层中的一些层定义相应的FinFET的功函数。此[0082]图21A显示图20所示的结构的剖面图，前述剖面图是从如图1所示的包括线段A-A罩62由氮化硅、氮氧化硅、碳氧化硅(siliconoxy-carbide)、氮碳氧化硅(siliconoxy[0083]图22根据一些实施例，显示的FinFET的布局(layout)的范例部分的俯视图(top线对应于具有形成于其中的源极/漏极区域42的鳍片24。虚线区域对应于下面讨论的开口接位于开口70的一部分的下层。如图23、图24B及图24C所示，开口70也可以延伸到第一[0086]图25A、图25B及图25C显示硬遮罩层66的蚀刻，其中将图案化的光阻68(参照图成的上部梯形部分(uppertrapezoidalportion)。在灯泡状凹陷75中的宽度W1大于在介[0090]参照图26B，沟槽74的底部可以是弯曲的，且在沟槽74的中心处具有在介于大约且宽度W4可以在介于大约100nm至大约500nm之间，诸如介于大约100nm至大约200nm之间，板中)。在其他实施例中，深度D1可以终止于隔离区域22的中间深度(intermediate度D1可以终止于隔离区域22的上表面上或在栅75中的宽度W5大于在介于第一ILD48之间形成的颈部处的宽度W6。在不保持灯泡状的情况下，宽度W6可以大于或等于宽度W5。在一些实施例中，宽度W5可以在介于大约5nm至大约70A、70B及70C中的每一个可合并在一起以形成领结状(bow-tieshaped)开口、狗骨状可以通过氧处理(oxygentreatment)来移除前电区域82包括对应于沟槽74的灯泡状凹陷75(参照图26A及图26C)的下部灯泡状部分以及的k值)、诸如经多孔碳掺杂的二氧化硅(porouscarbondopedsilicondioxide)的极低[0096]气隙84的体积可以在介于沟槽74的体积的大约1％至大约80％之间，其中具有较面或C-C剖面中的气隙84的形状可以是具有向上延伸的尾部的泪滴状(teardropped)或椭介于沟槽74的宽度W5(参照图26C)的大约10％至大约90％之间，且可以在大约1nm至大约[0098]沿着B-B剖面(参照图1)的气隙84的形状可以是具有圆形上表面及下表面的梯[0100]在图28、图29A、图29B及图29C中，执行平坦化，诸如CMP制程或机械研磨制程域的上表面与第一ILD48的上表面及硬遮罩62的上表ILD48形成栅极接触物110及源极/漏极接触物112。穿过第一ILD48及第二ILD108形成用于源极/漏极接触物112的开口，且穿过第二ILD108及硬遮罩62形成用于栅极接触物110的开从第二ILD108的表面移除多余的材料。剩余的衬层及导电材料在开口中形成源极/漏极接极接触物112之间的界面处形成硅化物。源极/漏极接触物112物理上地且电性上地耦合至为介电区域82及气隙84，耦合至栅极堆叠物60的一个切割部分的栅极接触物110与耦合至栅极堆叠物60的另一切割部分的栅极接触物110电性隔离。源极/漏极接触物112及栅极接112的下部(包括源极/漏极接触物112的衬层及/或导电材料)可以部分延伸到气隙便更清楚地显示栅极堆叠物60及鳍片24。第一组垂直线对应于栅极堆叠物60及/或硬遮罩域42。虚线区域对应于在切割栅极堆叠物60之后填充相应的开口70的介电区域82(参照图[0105]图33及图34各自显示图32的放大部分的俯视图。图33显示在图32中的方框标记84A及84B中的每一个之间并与气隙84A及84B中的每一个相邻，前述气隙84C也可以是椭圆的气隙84D连接，以形成连续(continuous)气隙84，前述连续气隙84可以具有领结状的开域具有在介电材料中的气隙(airgap)。气隙从对应于隔离区域的第一深度向上延伸极/漏极区域。以栅极堆叠物取代虚设栅极堆叠物。形成第一层间介电质(inter-layer[0108]另一实施例是关于一种半导体装置，其包括：第一鳍式场效晶体管(finfield离区域、以及位于第一鳍片之上且垂直于第一鳍片并在第一隔离区域之上的第一栅极电并在第二隔离区域之上的第二栅极电极。第二鳍式场效晶体管相邻于第一鳍式场效晶体鳍式场效晶体管。第二金属栅极在第二鳍片之上延伸且垂直于第二鳍片并在隔离材料之置在介于第一金属栅极的第一端及第二金属栅极的第二端之间。空隙设置在介电材料中。分设置于介于第一金属栅极的第一端及第二金属栅极的第二端之间的介电材料的一部分易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在本文中介绍的各种实施例相同的优点。所属技术领域中具有通常知识者也应理解的是，