EDA技术与VHDL设计（第2版） 第345章习题参考解答

习题参考解答习题33.1设计一个利用单片机（如89C52）对FPGA器件EP1C3进行配置的电路。如图所示是用微处理器（如89C52）用PS模式配置Cyclone器件（EP1C3）的电路连接图，89C52内含8Kb的存储器，可用于存储配置数据，在PS模式中，由微处理器（89C52）控制配置过程。用微处理器（如89C52）PS模式配置FPGA的电路连接图3.2FPGA器件中的存储器块有何作用？FPGA器件内通常有片内存储器，这些片内存储器速度快，读操作的时间一般为3～4ns，写操作的时间大约为5ns，或更短，用这些片内存储器可实现RAM、ROM或FIFO等功能，非常灵活，为实现数字信号处理（DSP）、数据加密或数据压缩等复杂数字逻辑的设计提供了便利；采用ROM查表方式可以完成数值运算、波形信号发生器等功能，是FPGA设计中一种常用的设计方法。习题44.4用7490设计一个模71计数器，个位和十位都采用8421BCD码的编码方式设计，完成原理图设计输入、编译、仿真和下载整个过程。参考设计如下，图4.70是原理图，功能仿真波形如图4.71所示，由时间标尺可计算出其模为71。图4.707490模71计数器原理图（采用8421BCD码）图4.71功能仿真波形4.5基于QuartusII，用74283（4位二进制全加器）设计实现一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果。参考设计如下：图4.72所示为8位全加器原理图，其功能仿真波形如图4.73所示。图4.728位全加器原理图图4.738位全加器功能仿真波形4.6基于QuartusII，用74194（4位双向移位寄存器）设计一个“00011101”序列产生器电路，进行编译和仿真，查看仿真结果。参考设计如下：采用74194和74153（双4选1数据选择器）来构成，图4.74所示为原理图，图4.75所示为其功能仿真输出波形。图4.74“00011101”序列产生器原理图图4.75“00011101”序列产生器功能仿真波形4.7用D触发器和适当的门电路实现一个输出长度为15的m序列产生器，进行编译和仿真，查看仿真结果。参考设计如下：下面是一个输出序列为“110101111000100”的长度为15的m序列产生器，SET输入端的作用是防止发生器陷入“0000”的死循环状态。图4.76所示为原理图，图4.77所示为其功能仿真输出波形。图4.76“110101111000100”m序列产生器原理图图4.77m序列产生器功能仿真波形习题55.1用VHDL语言设计一个类似74138的译码器电路，用SynplifyPro软件对设计文件进行综合，观察RTL级综合视图和门级综合视图。参考设计（设计并非唯一）：用WITHSELECT语句描述的74138译码器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYls138ISPORT(a,b,c:INSTD_LOGIC;g1,g2a,g2b:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDls138;ARCHITECTUREoneOFls138ISSIGNALxin:STD_LOGIC_VECTOR(5DOWNTO0);BEGINxin<=g1&g2b&g2a&c&b&a;WITHxinSELECTy<="11111110"WHEN"100000","11111101"WHEN"100001","11111011"WHEN"100010","11110111"WHEN"100011","11101111"WHEN"100100","11011111"WHEN"100101","10111111"WHEN"100110","01111111"WHEN"100111","11111111"WHENOTHERS;ENDone;5.3用VHDL设计一个1位全加器，用Synplify软件对其进行综合，观察RTL级综合视图和门级综合视图。参考设计（设计并非唯一）：用块语句描述的1位全加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfull_add_blockISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYfull_add_block;ARCHITECTUREoneOFfull_add_blockISSIGNALd,e,f:STD_LOGIC; --定义3个信号作为内部的连接线BEGINh_adder1:BLOCK --用BLOCK语句定义半加器h_adder1BEGINd<=ainANDbin;e<=ainXORbin;ENDBLOCKh_adder1;h_adder2:BLOCK --用BLOCK语句定义半加器h_adder2BEGINsum<=eXORcin;f<=eANDcin;ENDBLOCKh_adder2;Or2:BLOCK --用BLOCK语句定义2输入或门or2BEGINcout<=dORf;ENDBLOCKor2;ENDone;5.4用VHDL设计一个8位加法器，用QuartusII软件进行综合和仿真。参考设计（设计并非唯一）：行为描述方式实现的8位加法器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL; --调用此库的目的是运算符重载ENTITYf_addh8ISGENERIC(w:INTEGER:=7); --定义类属参量w，赋值为7 PORT(a,b:INSTD_LOGIC_VECTOR(wDOWNTO0);cin:INSTD_LOGIC;sum:OUTSTD_LOGIC_VECTOR(wDOWNTO0);cout:OUTSTD_LOGIC);ENDENTITYf_addh8;ARCHITECTUREbehav