芯愿景IC版图提图完整流程及标准操作方法（ChipLogic-Hierux全流程）

芯愿景IC版图提图完整流程及标准操作方法（ChipLogic/Hierux全流程）一、概述1.1软件介绍芯愿景提图依托自研逆向EDA工具套件：ChipLogic（底层版图提取）+Hierux（电路层次化整理）+BoolSmart（逻辑化简），是国内IC芯片逆向分析、版图反向提图、网表还原、原理图重构主流平台。提图核心目的：对芯片去封、分层显微拍照后，逐层还原MOS管、电阻、电容、金属连线、通孔，输出完整版图、电路网表、平面原理图，最终分层级整理出可读电路逻辑，还原芯片原始设计架构。1.2适用场景数字芯片：逻辑门、触发器、寄存器、MCU数字模块提图模拟芯片：运放、基准源、LDO、功率器件晶体管提图数模混合芯片：区分模拟/数字区域，分区差异化提图1.3前置基础知识芯片基础分层：衬底、有源区、多晶硅、N/P注入、金属1、通孔V1、金属2、顶层金属器件识别：NMOS/PMOS外形差异、有源区尺寸、多晶硅栅极位置、阱区区分快捷键基础：芯愿景软件默认图层快捷键（后文统一汇总）二、提图全流程总览（七大阶段，标准流水线）芯片物理拆解→多层图像校准对齐→工程文件新建与图层配置→器件提取（描管）→通孔+金属连线绘制→端口定义与电路连通→ERC电气规则检查→网表导出+层次化原理图整理→仿真对接三、分步详细操作流程阶段1：芯片前期制备与图像采集（离线前置工序）芯片开封：化学腐蚀去除芯片塑封，保留裸片晶粒，避免划伤表层金属逐层剥层：由顶层金属向下逐层腐蚀，依次保留M2、V1、M1、多晶硅、有源区各层完整版图图像显微拍照：高倍显微镜逐区域拍摄，保证图像无畸变、无反光，图像分辨率统一图像预处理：统一亮度对比度，裁剪黑边，保证多层图像像素坐标完全匹配关键要点：多层图像对齐精度直接决定提图正确率，错位会直接导致连线短路、器件连接错误，是提图第一质控点。阶段2：软件工程搭建与多层图像导入对齐（ChipLogic）2.1新建工程打开ChipLogic软件，点击【新建工程】，选择对应工艺节点（0.18μm/0.35μm等）匹配工艺图层模板：直接调用软件内置标准PDK图层，无需手动新建图层2.2多层图片加载与配准对齐依次导入：衬底→有源区→多晶硅→金属1→通孔→金属2分层底图执行自动图像配准：选取版图固定标记点（对齐Mark），完成多层图像重合人工微调：核对栅极、通孔位置，消除微小像素偏差2.3图层快捷键（必背，提升提图效率）1：金属1层2：金属2层3：多晶硅层4：有源区5：N阱/P阱6：通孔V17：注入层空格：切换查看单层/多层叠加视图阶段3：器件提取（描管，核心工序）3.1器件识别规则PMOS：位于N阱内部，栅极多晶硅横跨有源区，源极接VDD电源NMOS：无N阱，直接在衬底上制作，源极接VSS地区分技巧：看阱区图层，有阱为PMOS，无阱为NMOS3.2标准描管操作步骤切换至多晶硅图层（快捷键3），框选晶体管栅极切换至有源区图层（快捷键4），框选源漏有源区区域软件自动识别管子宽长比W/L，人工核对尺寸，修正识别误差批量同规格器件：使用【复制器件】功能，一键复用，减少重复工作量3.3模拟器件专项提图电阻：识别多晶硅电阻/扩散电阻，提取阻值电容：识别MOM电容、栅电容，提取容值注意：模拟电路禁止简化器件，必须保留原始W/L尺寸，影响后续仿真精度阶段4：通孔打孔+金属连线绘制（连线连通）器件提取完成后，所有晶体管相互独立，需要通过通孔、金属线完成电路连通。通孔绘制：切换通孔图层，在金属与下层多晶硅/有源区交汇位置精准打孔，保证层间导通金属连线：跟随底图走线轨迹，沿原图金属走向绘制连线，禁止随意直角拐弯、改线宽走线规范：严格复刻原图版图走线，不得人为优化版图，保证逆向数据1:1还原常见错误：通孔偏移、金属线错位、跨层未打孔，以上问题会直接导致电路断路、短路，后期网表完全失效。阶段5：端口定义、电源地标注与电气检查标注全局电源网络：VDD、VSS，统一全局电位定义芯片输入端口、输出端口、使能端口、时钟端口运行软件内置ERC电气规则检查：自动检测短路、开路、浮空栅极、未打孔错误逐条修复ERC报错，直至零告警，方可进入下一环节阶段6：网表导出与Hierux层次化原理图整理（关键提质步骤）底层平面版图仅能看到物理结构，无法看懂电路功能，需要导入Hierux做分层整理。ChipLogic导出标准EDIF网表，直接导入Hierux平台数字电路整理方法：自动识别标准单元（与非门、或非门、D触发器、锁存器），合并重复单元，搭建模块层级：IO模块→逻辑运算模块→时序模块→顶层模拟电路整理方法：按照功能分区，拆分差分对、电流镜、输出级、偏置电路，按照信号流向梳理原理图信号流向梳理：输入→前级放大→核心逻辑→输出，理顺整体电路数据流阶段7：BoolSmart逻辑化简+最终输出交付BoolSmart工具化简冗余逻辑，优化重复连线，不改动原始电路结构输出交付文件：原始版图文件、平面电路图、层次化可读原理图、Verilog网表、器件BOM清单最终核对：对照芯片datasheet，核对功能、引脚定义，保证提图结果和芯片实际功能一致四、数字电路VS模拟电路提图差异化方法对比项数字电路提图方法模拟电路提图方法器件要求可适当规整标准单元，重点看逻辑关系严格保留原始W/L尺寸，禁止修改器件参数连线要求走线工整，可微调方便读图1:1复刻原图走线，线宽、长度不可改动整理重点层级划分、时序逻辑、模块复用电流通路、偏置网络、差分匹配检查重点时序错误、逻辑短路阻抗匹配、浮空节点、电流异常五、高频报错问题及解决办法ERC报错：栅极浮空：多晶硅栅极未接金属连线，补充栅极连线即可ERC报错：电源短路：金属走线误连通VDD和VSS，回溯底层图层，断开错误连线器件识别错误：阱区图层未对齐，重新校准N/P阱图层网表无法导入Hierux：导出格式错误，选择标准EDIF200格式导出多层图像错位：重新选取公共标记点二次配准六、提图效率提升规范（岗位实操标准）统一使用快捷键操作，减少鼠标点击，提图速度提升40%以上先整体分区，再分区域提图，大图拆分小块，避免卡顿数字电路优先批量识别标准单元，拒绝单管逐一绘制每日阶段性保存工程文件，防止软件崩溃丢数据先修ERC错误，再做原理图整理，不要后期统一排错七、完整提图极简流程图（方便背诵考核）芯片剥层拍照→多层图像对齐→工程新建图层配置→晶体管器