数字逻辑与数字系统（第7版）课件 第4-9章 锁存器和触发器 -数字系统分析与设计

Chapter4触发器第4章锁存器和触发器锁存器（Latch）和触发器(Flip-Flop)是能够存储一位二进制数的逻辑电路，是时序逻辑电路的基本单元电路。锁存器和触发器都具有两个稳定状态，用来表示逻辑状态或二进制数的0和1，可以根据不同的输入信号将输出置成1或0状态。Chapter4触发器4.1锁存器锁存器是对脉冲电平敏感的双稳态电路它的特点是当锁存脉冲电平没有到来时，锁存器的输出状态随输入信号变化而变化（相当于输出直接接到输入端，即所谓“透明”）；当锁存脉冲电平到达时，锁存器输出状态保持锁存信号跳变时的状态。4.1锁存器4.1.1闩锁电路及基本SR锁存器Q=1，Q=0为1状态；Q=0，Q=1为0状态。图4-1闩锁电路1.闩锁电路1.结构2.原理4.1锁存器2.基本SR锁存器①电路结构&&RSQQ组合电路，无记忆功能基本SR锁存器R=S=1S：置位（置1）端R：复位（置0）端2.基本SR锁存器两互补输出端两输入端&QQ.G1&.G2SR反馈线&QQ.G1&.G2SR

正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示锁存器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。逻辑功能2.基本SR锁存器

锁存器输出与输入的逻辑关系1001设锁存器原态为“1”态。翻转为“0”态(1)S=1，R

=01010QQ.G1&.&G2SR设原态为“0”态1001110锁存器保持“0”态不变复位0

结论:不论锁存器原来为何种状态，当S=1，

R=0时，

将使锁存器置“0”或称为复位。&QQ.G1&.G2SR01设原态为“0”态011100翻转为“1”态(2)S=0，R

=1QQG1&.&G2SR.设原态为“1”态0110001锁存器保持“1”态不变置位1

结论:不论锁存器原来为何种状态，当S=0，

R=1时，

将使锁存器置“1”或称为置位。&QQ.G1&.G2SR11设原态为“0”态010011保持为“0”态(3)S=1，R

=1&QQ.G1&.G2SR设原态为“1”态1110001锁存器保持“1”态不变1

当S=1，

R=1时，锁存器保持原来的状态，

即锁存器具有保持、记忆功能。QQG1&.&G2SR.01110011111110若G1先翻转，则锁存器为“0”态“1”态(4)S=0，R

=0

当信号S=R

=0同时变为1时，由于与非门的翻转时间不可能完全相同，锁存器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。若先翻转&QQ.G1&.G2SR基本SR锁存器状态表SRQ100置0011置111不变保持001*不定功能1*表示不正常状态，0信号消失后，触发器状态不定。注意：（2）应用电路①无震颤开关电路机械开关在静止到新的位置之前其机械触头将要震颤几次。设初始时Ｋ接Ｒ端，基本原理如下：图4-4波形图QSR+5V0Vb.Ｋ由左扳向右端，并且震颤几次，相当于ＲＳ＝０１（或１１）原理如图４-４a.Ｋ由右扳向左端，并且震颤几次，相当于ＲＳ＝１０（或１１）②声报警控制电路：a、正常状态b、故障状态10111011101不发声发声c、复位状态0101011010消音014.1.2门控SR锁存器工作原理:4.1.3D锁存器1.门控D锁存器4.1.3D锁存器2.集成D锁存器当LE=1时，锁存器的输出信号和输入信号一致。当LE由1变为0时，Q状态（即D的状态）保持下来，实现锁存功能。74HC373的输出级为三态门。只有使能输出信号=0时，才有信号输出；而=1时，输出为高组态。4.2触发器触发器与锁存器一样也是双稳态电路，但触发器的输入信号不直接改变输出状态，而是只有在时钟脉冲（ClockPulse）信号所确定的时刻电路才被“触发”而动作，并由此刻输入信号确定输出状态。触发器作为一种能存储信息的基本单元，其应用相当广泛。触发器按触发方式的不同，分为时钟控制主从触发型、维持阻塞型、边沿触发型等类型的触发器。4.2.1主从D触发器在各类集成触发器中，CMOS主从结构的D触发器芯片占用面积小，所以在大规模CMOS集成电路中普遍使用。主从工作方式的D触发器有74HC74型号。它是CMOS双主从D触发器，时钟脉冲上升沿触发，置位和复位有效电平为低电平。4.2.1主从D触发器1.工作原理主锁存器从锁存器当时钟信号CP=0时，传输门TG3断开，从锁存器保持原状态不变。同时TG1导通，TG2断开，由输入信号D决定主锁存器状态4.2.1主从D触发器1.工作原理主锁存器从锁存器当CP从0变成1时，TG3导通，TG4断开，主锁存器状态决定了从锁存器的Q，端的状态。同时TG1断开，TG2导通，输入信号D无效。即在CP=1期间，，主锁存器不动作，抑制了干扰信号。4.2.1主从D触发器主从触发器的特性表触发器原状态为Qn，转换后的状态为Qn+1，Qn称为现态，Qn+1称为次态。表中符号×表示任意值（0或1），符号↑表示触发器是在CP的上升沿时触发，从锁存器的状态翻转与否决定于主锁存器的状态。2.触发器逻辑功能描述方法（1）特性方程特性方程：Qn+1的函数表达式。D触发器的特性方程可以表示为：

Qn+1=D（2）驱动表驱动表又称激励表。是触发器由现态Qn转换到次态Qn+1情况下，对输入端状态的要求。2.触发器逻辑功能描述方法（3）状态转换图表示触发器0、1状态转换对输入端状态的要求2.触发器逻辑功能描述方法（4）时序波形图按照时间的变化画出的反映时钟脉冲CP，输入信号，触发器状态Q之间对应关系的波形图。3.动态特性动态特性是触发器在开关状态下的脉冲工作特性，描述这一特性的性能参数有时钟最高频率、传输延迟时间。3.动态特性建立时间tset，即D端信号应提前于CP上升沿的时间，tset≥0即可。保持时间th是信号D在CP上升沿到来之后还应保持的时间。传输延迟时间tPLH称为触发器输出端Q从低电平L变到高电平H相对CP上升沿延迟的时间。传输延迟时间tPHL称为Q端从高电平变成低电平相对CP上升沿的延迟时间。平均传输延迟时间tpd=(tPLH+tPHL)/2。3.动态特性CP信号最高工作频率对应的最小周期Tmin为tWH（CP）和tWL（CP）之和。对于74HC74型号而言，测试条件为电源VCC=4.5V，逻辑电路Q端负载电容CL=50pF其平均传输延迟时间tpd的最大值为58ns，tset的最小值为25ns，th的最小值为0ns，最高工作频率为25MHz。逻辑图如图所示。是一种利用传输延迟实现的JK触发器。特点是只有在负边沿瞬间,触发器才对输入信号进行采样,而输入信号的其他时刻对触发器不起作用。因此，触发器抗干扰能力很强。4.2.2边沿触发JK触发器4.2.2边沿触发JK触发器1.工作原理CP=0时，门G3、G4、G5、G6封锁，A=B=1，G5=G6=0，电路变成下图，J、K不起作用。1.工作原理CP↑到来时，CP=1G5、G6先打开,设G5=1，G6=0

触发器状态保持不变。4.2.2边沿触发JK触发器4.2.2边沿触发JK触发器1.工作原理CP=1时，自锁，触发器不变，J、K不起作用。CP↓时，先G5=G6=0，在A、B还未变成全1的时间内，触发器已按J、K状态翻转完毕。依靠与非门G3、G4的延时实现边沿控制，制造工艺要求很严。1.工作原理4.2.2边沿触发JK触发器1.工作原理4.2.2边沿触发JK触发器2.特性方程根据特性表，将Qn作为逻辑变量，可以用卡诺图化简法求出特性方程Qn+1的逻辑函数表达式。4.2.2边沿触发JK触发器基本SR锁存器导引电路4.2.3维持阻塞D触发器电路结构反馈线1—置1维持线2—阻塞置0信号线3—置0维持线4—阻塞置1信号线1234&G2&G1QQSDRD&G3&G4&G5&G6CPDSDRDRD&G2&G1QQSDRD&G3&G4&G5&G6CPD逻辑功能01（1）D

=01触发器状态不变0当CP=0时110当CP=1时0101触发器置“0”封锁在CP=1期间，触发器保持“0”不变&G2&G1QQSDRD&G3&G4&G5&G6CPD逻辑功能01（1）D

=10触发器状态不变1当CP=0时111当CP=1时0110触发器置“1”封锁在CP=1期间，触发器保持“1”不变封锁CP上升沿前接收信号，上升沿时触发器翻转，（其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1=D

)

；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：Qn+1=D4.3其它逻辑功能触发器1.SR触发器特性方程：SR=0称为约束条件Qn+1=S+RQn4.3其它逻辑功能触发器2.T触发器：将JK触发器J，K两端连在一起作为T输入端，便得到了T触发器。其它逻辑功能触发器3.T′触发器：当T触发器T端恒为1时，即是T′触发器。其特性方程为4.4触发器逻辑功能转换⑴SR触发器：在CP脉冲有效时，根据S、R信号的不同，具有置0、置1和保持功能的电路。⑵D触发器：在CP脉冲有效时，根据D的不同，具有置1、置0功能的电路。⑶JK触发器：在CP脉冲有效时，根据J、K信号的不同，具有置1、置0、翻转、保持功能的电路。⑷T触发器：在CP脉冲有效时，根据T的不同，凡是具有保持和翻转功能的电路。⑸T′触发器：在CP脉冲有效时，只具有翻转功能的电路。4.4触发器逻辑功能转换⒈D转换为JKQn+1=D4.4触发器逻辑功能转换⒉JK转换为

DQn+1=D1CPD第5章时序逻辑电路5.1时序逻辑电路的特点和表示方法5.2时序电路的分析方法5.3寄存器5.4计数器5.5顺序脉冲发生器5.6时序电路的设计方法5.1时序逻辑电路的特点逻辑功能上的特点(时序电路定义)任一时刻的稳定输出不仅决定于该时刻的输入，而且和电路原来状态有关。

结构上的特点

电路中包含存储元件─通常由触发器构成。存储元件的输出和电路输入间存在着反馈连接，这是时序电路区别于组合电路的重要特点之一。时序逻辑电路的框图表示tn和tn+1：两个相邻的离散时间。现在的输入信号现在的输出信号存储电路现在的输入信号存储电路现在的输出信号F(tn)=W[X(tn),Q(tn)](5-1)输出方程Z(tn)=H[X(tn),Q(tn)](5-3)驱动方程

Q(tn+1)=G[Z(tn),Q(tn)](5-2)状态方程时序电路分类

按触发方式分两类同步时序电路：所有触发器共用一个时钟信号，即所有触发器的状态转换发生在同一时刻异步时序电路：触发器的状态转换不一定发生在同一时刻。时序电路分类

按输出方式分两类米里型：时序电路的输出状态与输入和现态有关的电路称为米里型时序电路分类

按输出方式分两类莫尔型：输出状态只与现态有关的电路，称为莫尔型。时序电路的逻辑功能表示法逻辑方程式F(tn)=W[X(tn),Q(tn)](5-1)输出方程Z(tn)=H[X(tn),Q(tn)](5-3)驱动方程

Q(tn+1)=G[Z(tn),Q(tn)](5-2)状态方程时序电路的逻辑功能表示法状态转换表、状态图、时序图(工作波形图)时序电路的现态和次态，是由构成该时序电路的存储电路（一般由触发器组成）的现态和次态分别表示的，那么就可以用分析触发器的有关方法。以上四种表示方法从不同侧面突出了时序电路的逻辑功能，它们本质上是相通的，可相互转换。在实际中根据需要选用。5.2时序电路的分析方法分析一个时序电路，就是要找出给定时序电路的逻辑功能。对具体电路而言，就是通过分析找出电路的状态和电路的输出在输入信号和时钟信号作用下的变化规律。①分析电路组成，写逻辑方程式根据给定电路，写出：时钟方程、驱动方程、输出方程分析步骤②求状态方程将驱动方程代入触发器特性方程，求出状态方程。将任何一组输入变量及电路的初始状态的取值代入状态方程和输出方程，即可计算出电路的次态值和相应输出值，然后继续这个过程，直到考虑了所有可能的状态为止。将这些计算结果列成真值表的形式，就得到状态转换真值表。④概括逻辑功能③进行计算和列状态转换真值表分析过程示意图如下

给定电路写时钟方程输出方程驱动方程状态方程特性方程计算CP触发沿状态表时序图状态图概括逻辑功能例5-1试分析图5-2所示时序电路的逻辑功能。⑴根据图5-2所示逻辑图写出：

输出方程时钟方程：CP1=CP2=CP3=CP例5-1J1=1K1=1⑵将驱动方程代入JK触发器的特性方程中求得状态方程：例5-1求状态转换表和状态转换图，画波形图。设电路的初始状态将这一结果作为新的初始状态，再代入状态方程和输出方程…。将结果添入表中得到状态转换表。00000000000表5-2是状态转换表。例5-101111000110111000001001010011100101000000001010011100101123456FCP顺序表5-2例5-1的状态转换表由状态转换表很容易画出状态转换图例5-1Q1Q2Q3F图5-7例5-1的波形图CP12345671000110该电路是一个六进制计数器。有效状态无效状态有效循环自启动000001010011100101Q3Q2Q1110111例5-2试分析图5-5所示时序电路的逻辑功能。解：⑴根据图5-5写出：驱动方程时钟方程

CP1=CP2=CP

输出方程

例5-2⑶根据以上方程计算得状态表。驱动方程输出方程

中求得状态方程：⑵将驱动方程代入JK触发器的特性方程例5-2

表5-3例5-2的状态表X000000010000000001001111000001010011100101110111F⑷确定逻辑功能：X=0，回到00状态，且F=0；只有连续输入四个或四个以上个1时，才使F=1否则F=0。故该电路称作1111序列检测器。例5-3试分析图5-7所示时序电路的逻辑功能。解：图5-7所示电路为异步时序电路。根据电路写出：时钟方程：

CP1=CP3=CP↓CP2=Q1↓输出方程：

K1=1J2=K2=1K3=1驱动方程：CP下降沿到来时方程有效Q1下降沿到来时方程有效CP下降沿到来时方程有效根据驱动方程写出状态方程：例5-3分析异步时序电路时，要注意状态方程有效的条件。⑵列状态转换表，画出状态转换图CP↓Q1↓CP↓例5-3表5-4例5-3状态转换表↓↓↓↓↓↓↓↓111010010000101110111↓↓↓↓↓↓↓↓↓↓↓↓0000100101001110000000000101001110012345CP3CP2CP1FCP顺序CPQ1Q2Q3图5-9例5-3的波形图状态转换图如图5-8所示。例5-3由分析可知，此例是异步五进制计数器。5.3寄存器在数字系统和计算机中，经常要把一些数据信息暂时存放起来，等待处理。寄存器就是能暂时寄存数码的逻辑器件。寄存器内部的记忆单元是触发器。一个触发器可以存储一位二进制数，N个触发器就可以存储N位二进制数。主要有数码寄存器、锁存器及移位寄存器。作用计算机：存放参与运算的数据、结果、指令、地址等。数字系统：存放数据、特定意义的代码功能接收数码存放数码

输出数码

组成触发器

门电路

时序逻辑电路分类数码寄存器：用来存放一组二进制代码。移位寄存器：在移位脉冲作用下，二进制代码左移或右移。寄存器的作用、功能、分类及组成5.3.1数码寄存器数码寄存器具有存储二进制代码，并可输出所存二进制代码的功能。具有双拍和单拍两种工作方式。双拍工作方式是指接收数码时，先清零，再接收数码。单拍工作方式是指只需一个接收脉冲就可以完成接收数码的工作方式。集成数码寄存器几乎都采用单拍工作方式。数码寄存器要求所存的代码与输入代码相同，故由D触发器构成。

图5-10为四位上升沿触发D触发器74HC175的逻辑图。在时钟脉冲CP上升沿到来时，实现数据的并行输入-并行输出。

数码寄存器5.3.2移位寄存器移位寄存器不仅可以存储代码，还可以将代码移位。⑴四位右移移位寄存器的原理：各触发器的次态方程为：四个脉冲过去之后，移位寄存器的波形图如图示：可用于：数据的串行-并行转换和数据的并行-串行转换。四位双向移位寄存器74HC194的逻辑图

清零保持右移左移送数××0001101101111工作状态S1S0表5-474194的工作状态表例5-4试分析图5-17所示电路的逻辑功能。解：两片74194组成八位右移移位寄存器。并行输入数据为0N1N2N3N4N5N6N7，右移串行输入数据为SR=1。0N1N2N3N4N5N6N710S1S0=01→右移N7N6N5N4N3N2N10001S1S0=11→送数10N1N2N3N4N5N6110N1N2N3N4N511

10

N1N2N3N41111

0N1N2N31111

10N1N21111

110N1111111101启动命令ST=0使S1S0=11→送数。5.4计数器计数：计输入脉冲个数。计数器：具有记忆输入脉冲个数功能的电路称为计数器。用途：计数器是现代数字系统中不可缺少的组成部分。主要用于计数、定时、分频和进行数字计算等。如各种数字仪表（万用表、测温表），各种数字表、钟等。⒈计数器的分类按照各个触发器状态更新情况的不同可分为：同步计数器：各触发器受同一时钟脉冲─输入计数脉冲控制，同步更新状态。异步计数器：有的触发器受计数脉冲控制，有的是以其它触发器输出为时钟脉冲，状态更新有先有后。⒈计数器的分类按照计数长度(计数容量)的不同分为：计数器的容量或计数长度为2n和非2n。若一个计数器电路有N个状态，该计数器就为N进制计数器。二进制：按二进制的规则计数的。对于n位二进制计数器，共有2n

个状态。十进制：按十进制的规则计数的。一位十进制计数器应有十个状态，n位十进制计数器应有10n个状态。⒈计数器的分类按照计数器数值增减情况不同分为：加法计数器：随计数脉冲的输入递增计数。减法计数器：随计数脉冲的输入递减计数。可逆计数器：随计数脉冲的输入可增可减地计数。目前，集成计数器的种类很多，无需用户用触发器组成计数器，因此本节主要介绍集成计数器。

⒉集成计数器⑴二进制计数器⑵8421编码十进制计数器(CC40160)⑶二—五—十进制异步加法计数器⑷可逆(加/减)计数器⑸用中规模集成计数器构成任意进制计数器⑹移位寄存器型计数器⑺扭环型计数器⑴二进制计数器清零端预置数端(送数)计数：P=T=1（Cr=1，LD=1）保持：P=0，T=1；P=1，T=074HC161的功能表⑴二进制计数器LLLLD0D1D2D3计数保持保持Q0Q1Q2Q3输出L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××CrLDPTCPD0D1D2D3输入表5-574HC161功能表⑴二进制计数器74HC161的波形图1213141501异步清零预置计数禁止Cr清零Ld置入D0D1D2D3数据输入CP时钟允许P允许TQ0Q1Q2Q3输出串行进位输出QCC例5-5试用74HC161构成八位二进制加法计数器。解：八位计数器要两片74161。可接成同步或异步方式。⑴同步方式例5-5试用74HC161构成八位二进制加法计数器。解：八位计数器要两片74161。可接成同步或异步方式。(2)异步方式5.4.3十进制计数器1.8421编码十进制计数器8421编码十进制计数器74160是TTL型十进制加法计数器。74160功能表如表5-6所示。1.8421编码十进制计数器LLLLD0D1D2D3计数保持保持Q0Q1Q2Q3输出L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××CrLDEPETCPD0D1D2D3输入表5-674160功能表1.8421编码十进制计数器LDD1D2D3D4CP时钟EPETQ0Q1Q2Q3QCC输出Cr07890123禁止计数清除预置图5-3274160的工作波形10101011000011100000001100002.二—五—十进制异步加法计数器二—五—十进制异步加法计数器74290（T1290）的逻辑图如图所示。

二进制计数五进制计数器8421码十进制计数器5421码十进制计数器复位置位表5-7是74290的功能表。2.二—五—十进制异步加法计数器↓↓↓↓××××CPCP00CPCPQ0Q3CP××××××××CP0CP1有01111×00×S0（1）S0（1）二进制计数五进制计数8421码十进制计数5421码十进制计数1001100100000000Q3Q2Q1Q0输出有0×00×1111R0（1）R0（1）输入表5-774290功能表2.二—五—十进制异步加法计数器如图是74290的逻辑符号。74290的应用：实现二进制和五进制计数实现8421码十进制计数：5×2=102.二—五—十进制异步加法计数器实现5421码模10计数1100101110101001100001000011001000010000Q0Q3Q2Q15421实现任意进制计数实现模7加法计数器:主要的7个状态0000～0110为主循环状态，0111出现后瞬间即逝。2.二—五—十进制异步加法计数器5.4.4可逆（加/减）计数器可逆计数器亦称加/减计数器。同步加/减计数器有双时钟结构单时钟结构双时钟结构有两个计数脉冲输入。其中一个为加法计数脉冲输入端，另一个为减法计数脉冲输入端。单时钟结构：有一个计数脉冲输入端的加/减计数器同步十进制加减计数器74190为单时钟结构。它是靠加/减控制端的控制来实现加法或减法计数的。预置数只要在置入端加入负脉冲，就可以对计数器置数，Q3Q2Q1Q0=D3D2D1D0。加/减计数M=0，做加法计数，M=1时，做减法计数。多片级联时，低位片计数器的MAX/MIN接到高位片的允许输入端。只有计数到最大/最小时，才允许高位片计数器计数，否则不允许计数。

5.4.4可逆（加/减）计数器允许端为低电平时，做加/减计数。保持允许端为高电平时，加减计数器处于保持状态。5.4.5用中规模集成计数器构成任意进制计数器利用中规模集成计数器构成任意进制计数器的方法归纳起来有乘数法、复位法、和置数法。1.乘数法将两个计数器串接起来，即计数脉冲接到N进制计数器的时钟输入端，N进制计数器的输出接到M进制计数器的时钟输入端，则两个计数器一起构成了N×M进制计数器。74290就是典型例子，二进制和五进制计数器构成2×5=10进制计数器。

2.复位法用复位法构成N进制计数器所选用的中规模集成计数器的计数容量必须大于N。当输入N个计数脉冲之后，计数器应回到全0状态。若为异步清零，一旦清零端出现有效电平，计数器就立即全部复位为0，译码电路所检测的状态，只在很短暂的时间内存在，应属无效状态；若是同步清零，清零端出现有效电平后，计数器并不立即复位为0，而必须等待下一个有效时钟脉冲到来时，计数器才全部复位为0，因而译码电路所检测的状态存在的时间长达一个时钟周期，属于计数器的有效状态。用异步清零设计N进制计数器的

具体步骤：(1)写出N进制计数器的第SN状态的编码。若使用的是多位二进制集成计数器，则SN状态的编码应该取二进制编码；若使用的是十进制集成计数器，则SN状态的编码应该取8421BCD码。(2)求反馈逻辑。若清零信号为低电平有效，则反馈逻辑是由第SN状态编码中值为1的各位Q的与非操作构成；若清零信号为高电平有效，则反馈逻辑是由第SN状态编码中值为1的各位Q的与操作构成。用异步清零设计N进制计数器的

具体步骤：(3)画逻辑图。需要考虑时钟信号的连接、反馈控制逻辑的连接、计数器正常工作所需的相关控制端的设定等。例：试用74HC161采用复位法构成十二进制计数器。解：对于十二进制计数器，当输入十二个计数脉冲后，Q3Q2Q1Q0=0000，使计数器回到全0状态。而对于四位二进制加法计数器，输入十二个计数脉冲后，Q3Q2Q1Q0=1100，所以要用74HC161构成十二进制计数器，当计到Q3Q2Q1Q0=1100，应使计数器Q3Q2Q1Q0=0000。

复位法0010000100110111010001011011101010011000000001101100多余态无CPCP十二进制计数器状态转换图使，当计到Q3Q2Q1Q0=1100，计数器Q3Q2Q1Q0=0000。实现了十二进制计数。置0复位法Q3Q2Q1Q0=1100Q3Q2Q1Q0=0000③置数法置数法即对计数器进行预置数。在计数器计到最大数时，置入计数器状态转换图中的最小数，作为计数循环的起点；也可以在计数到某个数之后，置入最大数，然后接着从0开始计数。如果用N进制计数器构成M进制计数器，需要跳过（N－M）个状态。或在N进制计数器计数长度中间跳过（N－M）个状态。反馈置数法若采用同步置数，则其设计步骤为：写出N进制计数器的第SN-1状态的编码。求反馈逻辑。其中若置数信号为低电平有效，则反馈逻辑是由第SN-1状态编码中各位Q的与非操作构成。画逻辑图。预置端送0。计数器计数到Q3Q2Q1Q0=1011时，应具备送数条件即，令，当计数器计到Q3Q2Q1Q0=1011时，=0。第十二个计数脉冲到达时，将D3D2D1D0=0000置入计数器，从而使计数器复位。对于置零复位法，随着计数器被置0，复位信号随之消失，所以复位信号持续时间很短，电路的可靠性不高。预置端送0预置端送0Q3Q2Q1Q0=1011Q3Q2Q1Q0=0000例试用74HC161采用置数法构成十二进制计数器。解：置最小数：74HC161的计数长度为十六。十二进制计数器的计数长度等于十二。预置数应是(16-12)=4，即D3D2D1D0=0100。即计数器计到最大数1111之后，应使计数器处于预置数工作状态。置最小数Q3Q2Q1Q0=1111QCC=1Q3Q2Q1Q0=0100置最大数

置最大数须跳过1110、1101、1100、1011四个状态，因此令Q3Q2Q1Q0=1010Q3Q2Q1Q0=1111置最大数

若跳过的四个状态取0110、0111、1000、1001，则Q3Q2Q1Q0=0101时，即Q3Q2Q1Q0=0101Q3Q2Q1Q0=1010例：用74HC161构成十进制计数器。当下一个计数脉冲一到，各置数端数据立即送到输出端，预置数端D3D2D1D0=0000。解：当74HC161计数到Q3Q2Q1Q0=1001时，使=0，为置数创造了条件。用一片74HC161和必要的门电路构成一可控计数器。当控制端C=1时，实现八进制计数；C=0，实现四进制计数。例：方法一：采用复位法和状态译码置数法构成可控计数器。例：C=04进制计数状态图

00010011000000100100方法一：采用复位法和状态译码置数法构成可控计数器。例：00000001001000110100010101100111C=18进制计数状态图方法一：采用复位法和状态译码置数法构成可控计数器。D3D2D1D0=0000P=T=1例：例110011011111111010001001101010111100110111101111方法二：采用进位输出置数法实现。5.4.6移位寄存器型计数器将移位寄存器首尾相接即构成环型计数器。不断输入时钟信号时，寄存器中的数据依次右移。⑹移位寄存器型计数器0001001001001000有效循环00001111无效循环(Q3Q2Q1Q0)0101101000111100100101100111110110111110扭环型计数器扭环型计数器亦称约翰逊计数器。将环型计数器的反馈函数，改为即为扭环型计数器。扭环型计数器01011011011011010010101001001001无效循环11000000000100110111111111101000有效循环Q3Q2Q1Q0扭环型计数器状态转换图如图示。5.5顺序脉冲发生器顺序脉冲发生器：产生一组在时间上有先后顺序的脉冲。用途：如在计算机中，机器执行指令时，是将一条指令分成一些基本动作，控制器发出一系列节拍脉冲，有顺序地控制这些基本动作的完成。电路组成计数器：按设计要求计脉冲CP的个数译码器：将计数器状态翻译成对应输出端(脉冲信号)的高低电平并顺序输出。5.5顺序脉冲发生器工作方式是异步的输入时钟脉冲输出顺序脉冲产生竞争冒险5.5顺序脉冲发生器CPT0T1T2T3T4T5T6T7顺序脉冲发生器波形图尖脉冲是竞争冒险现象在译码器输出端产生的干扰脉冲。产生干扰脉冲的状态计数器的状态次态干扰脉冲窄脉冲0010111011110101001100000线0线、2线4线4线、6线消除干扰脉冲的方法利用输入脉冲封锁译码门采用扭环型计数器采用环型计数器利用输入脉冲封锁译码门引入封锁脉冲在可能产生干扰脉冲的时间里封锁住译码门。如图(a)示图(b)为其输出波形。T1T2T3CP123(b)此时的顺序脉冲不再是一个接一个。采用约翰逊(扭环型)计数器构成顺序脉冲发生器的逻辑图如图示。采用扭环型计数器译码电路扭环型计数器特点：每次状态变化时，仅有一个触发器翻转，故可消除干扰脉冲。采用扭环型计数器四位约翰逊计数器时序及译码函数。四位约翰逊计数器时序及译码函数表Q3Q0（0线）Q3Q2（1线）Q2Q1（2线）Q1Q0（3线）Q3Q0（4线）Q3Q2（5线）Q2Q1（6线）Q1Q0（7线）0000100011001110111101110011000101234567译码函数值触发器状态Q3Q2Q1Q0时钟脉冲CP采用环型计数器特点：不需要译码器。环型计数器的有效循环中的每一个状态都有一个1。每个触发器的Q端就可以输出对应的脉冲。虽然计数器由一个状态到下一个状态有两个触发器翻转，但因没有译码器，因此不产生干扰脉冲。八位环型计数器构成的顺序脉冲发生器工作波形。采用环型计数器5.6时序逻辑电路的设计方法时序逻辑电路的设计是分析的逆过程。已知设计要求，求满足要求的逻辑电路。设计步骤⑴画状态转换图或状态转换表。⑵状态化简。⑶确定触发器的数目，进行状态分配（状态编码）。根据2n≥M>2n-1

，确定触发器的数目⑷确定触发器类型并求出驱动方程和输出方程。⑸按照驱动方程和输出方程画出逻辑图。⑹检查所设计的电路能否自启动。例：试设计一个五进制加法计数器。解：由于计数器能够在时钟脉冲作用下，自动地依次从一个状态转换到下一个状态，所以计数器无信号输入，只有进位输出信号。令进位输出C=1表示有进位输出，而C=0则表示无进位输出。具体步骤⑴画状态转换图或状态转换表。五进制加法计数器应有五个有效状态。它的状态转换图如图所示。具体步骤⑵状态化简无等价状态。无需状态化简。⑶状态分配有5个状态，M=5，根据2n≥M>2n-1

，得n=3。三位二进制代码（三个触发器）八种组合中取其五种组合得二进制编码的状态转换图。具体步骤⑷求状态方程、驱动方程、输出方程根据图5-51，画出次态卡诺图和进位输出的卡诺图(图5-52)，并将其分解成小卡诺图(图5-53)。具体步骤具体步骤具体步骤状态方程的形式，应与选用的触发器的特性方程的形式相似。以便于状态方程和特性方程对比，求出驱动方程。

具体步骤⑸根据驱动方程和输出方程画出逻辑图，如图5-54示。具体步骤⑹检查能否自启动，结果为能自启动若选用D触发器，状态方程为

进而求得驱动方程：

根据驱动方程和输出方程画出的D触发器构成的计数器如图所示。

检查结果能自启动。状态转换图如图所示。例5-9：试设计一个串行数据1111序列检测器。连续输入四个或四个以上个1时，输出F为1，否则F为0。解：根据题意该电路只有一个输入端X，检测结果或者为1或者为0。故也只有一个输出端F。令：S0：没输入1以前的状态；S1：输入一个1后的状态；S2：连续输入两个1以后的状态；S3：连续输入三个1以后的状态；S4：连续输入四个或四个以上个1的状态。例5-9：列状态转换(表5-9)所示，画状态转换图(图5-58)。XSn+1/FSnS0S1S2S3S4S0/0S1/001S0/0S2/0S0/0S3/0S0/0S4/1S0/0S4/1表5-9检测器状态表S0S1S4S2S30/00/00/00/00/01/01/01/01/11/1图5-58检测器状态图X/F输入相同，输出相同，次态相同，等价合并。用S3表示得到的最简状态转换图如图所示。S0S1S2S31/01/01/01/10/00/00/00/0例5-9：由状态方程求得驱动方程为：由于两个触发器的四种状态组合，均为有效状态，没有无效状态，不存在能否自启动的问题。根据驱动方程和输出方程画出逻辑图如图所示。基于MSI时序逻辑电路的设计一般采用模块化的设计方式：确定输入输出逻辑变量并赋予逻辑值，并根据设计要求及现有的芯片，将总体逻辑设计分为若干子功能块电路来实现。进行各功能块内部电路的设计。将各块逻辑电路相互连接，画出整个逻辑电路图。由于功能块设计逻辑电路方法的灵活性和复杂性，完成设计后还必须仔细验证逻辑设计是否正确。采用MSI器件设计时序电路时需要注意以下几个方面：状态化简一般并不是必须进行的。只有那些能够减少MSI器件数目或降低设计的复杂性的化简，才有实际意义。状态分配根据器件的功能而定。一般选择了合适的MSI器件后，根据其功能特点来进行状态分配，而且应考虑尽量使功能种类减少。试设计一个能控制光点右移、左移、停止的控制电路。光点右移表示电机正转，光点左移表示电机反转，光点停止移动表示电机停转。电机运转规律如下：正转20秒—停10秒—反转20秒—停10秒—正转20秒……。假设时钟脉冲周期为1秒。例5-10解：光点移动可通过发光二极管的亮、灭变化显示出来。为此控制电路应包含两部分：发光二极管的驱动电路和产生控制脉冲的电路。如果四个发光二极管中只有一个亮，并能从左向右或从右向左依次亮，就形成了光点的移动。四位双向移位寄存器74HC194具有送数、左移、右移、保持功能。用74HC194驱动发光二极管，便可得到符合题目要求的功能。例5-10例5-10S1S0=11送数，QAQBQCQD=1000清零保持右移左移送数××0001101101111工作状态S1S074HC194的工作状态表例5-10时钟脉冲周期为1s->10s需要一个10分频电路。电路一个工作循环为60s：S1S0=01右移20秒；S1S0=00保持10秒；S1S0=10左移20秒；S1S0=00保持10秒。若选用时钟脉冲周期为10s->6个时钟脉冲。74HC161构成六进制计数器。例5-10六进制计数器的输出Q2Q1Q0为74138地址输入A2A1A0，产生S1S0所需的脉冲序列。真值表如表5-10示。表5-10六进制计数器真值表送数右移右移保持左移左移保持11010100101000×××0000010100111001010111111S1S0Q2Q1Q0M说明寄存器控制计数器状态控制例5-10例5-10例5-10环型移位六进制计数器5.7.1可编程逻辑器件时序模式1.GAL16V8中OLMC的内部电路结构5.7用硬件描述语言设计时序逻辑电路5.7.1可编程逻辑器件时序模式2.GAL16V8中OLMC的工作原理5.7用硬件描述语言设计时序逻辑电路乘积项多路开关输出多路开关三态多路开关反馈多路开关来自1号引脚导通高阻OE=1,导通OE=0,高阻用户编程决定输出三态缓冲器状态VCC地电平OE第一与项00011011TSMUX输入信号AC0AC1(n)AC0AC1(n)对TSMUX控制表Q端信号本级输出端邻级输出地电平反馈缓冲器输入端信号来源寄存器Q端本级输出邻级输出地电平10—11—0—10—0FMUX输入信号AC0AC1(n)AC1(m)AC0AC1对FMUX控制表5.7.1可编程逻辑器件时序模式3.GAL16V8的时序模式将SYN和AC0设置为SYNAC0=01,则OLMC配置为时序电路5.7用硬件描述语言设计时序逻辑电路5.7.2用Verilog语言实现时序逻辑电路的设计1.锁存器和触发器的Verilog描述（1）门控D锁存器的Verilog描述5.7用硬件描述语言设计时序逻辑电路5.7.2用Verilog语言实现时序逻辑电路的设计1.锁存器和触发器的Verilog描述（2）下降沿触发的JK触发器Verilog描述时钟信号CP的上升沿用关键字posedge表示。而时钟CP的下降沿用关键字negedge描述。5.7用硬件描述语言设计时序逻辑电路（2）下降沿触发的JK触发器Verilog描述5.7用硬件描述语言设计时序逻辑电路2.典型中规模时序芯片的Verilog描述（1）移位寄存器74HC194芯片的Verilog描述5.7用硬件描述语言设计时序逻辑电路2.典型中规模时序芯片的Verilog描述（2）计数器74HC161芯片的Verilog描述为5.7用硬件描述语言设计时序逻辑电路3.用GAL实现组合-时序混合的逻辑电路GAL16V8构成的组合Ｇ时序混合的逻辑电路如图所示5.7用硬件描述语言设计时序逻辑电路3.用GAL实现组合-时序混合的逻辑电路建立的用户源文件如下：5.7用硬件描述语言设计时序逻辑电路将用户源文件编译后下载。这个组合-时序混合逻辑电路在GAL16V8中的等效电路如图所示。5.7用硬件描述语言设计时序逻辑电路4.时序逻辑电路的Verilog设计举例。【例5-11】试用Verilog语言设计一个串行数据0101序列检测器。当检测到0101时输出为1，否则输出为0。5.7用硬件描述语言设计时序逻辑电路4.时序逻辑电路的Verilog设计举例。【例5-11】试用Verilog语言设计一个串行数据0101序列检测器。当检测到0101时输出为1，否则输出为0。5.7用硬件描述语言设计时序逻辑电路4.时序逻辑电路的Verilog设计举例。【例5-12】试用Verilog语言设计一个能够控制光点右移、左移、停止的控制电路。光点右移表示电机正转，光点左移表示电机反转，光点停止移动表示电机停止转动。电机运转规律如下：正转20秒—停10秒—反转20秒—停10秒—正转20秒……。假设可编程器件的时钟频率为50MHz。5.7用硬件描述语言设计时序逻辑电路解：(1)逻辑设计。设计采用模块化、层次化的设计方法。用发光二极管的亮、灭变化可以实现光点移动。４个发光二极管中只一个亮，随着输出电平的变化来控制光点的移动。而电机运转的时间及状况决定输出电平的变化情况,用可编程逻辑器件实现电机运转时间的定时及输出电平的变化等。5.7用硬件描述语言设计时序逻辑电路整个Verilog程序分为两个层次4个模块，其层次结构图如图所示。底层由3个模块组成：时钟分频模块（clk_1s.v）、定时模块(timer.v)和移动控制模块(HC194.v)；顶层有1个模块(top_con.v)。5.7用硬件描述语言设计时序逻辑电路时钟分频模块用于实现秒脉冲时钟;定时模块用于实现20秒、10秒的定时及光点的控制编码;而移动控制模块则控制光点的移动,见74HC194芯片的Verilog描述。顶层模块(top_con.v)5.7用硬件描述语言设计时序逻辑电路时钟分频模块(clk_1s.v)5.7用硬件描述语言设计时序逻辑电路定时模块(timer.v)5.7用硬件描述语言设计时序逻辑电路6.1存储器概述半导体存储器是一种由半导体器件构成的能够存储数据、运算结果、操作指令的逻辑部件。主要用于计算机的内存储器。第6章半导体存储器6.1存储器概述⒈半导体存储器的特点及分类按制造工艺的不同TTL型MOS型按存储原理的不同静态存储器动态存储器触发器速度快电容速度慢—需要刷新速度快集成度高掩模ROM可编程ROM（PROM）可擦除可编程ROM（EPROM）随机存储器RAM静态存储器SRAM动态存储器DRAM按存取方式的不同UVEPROME2PROM只读存储器ROMFlashMemory电可擦除紫外线擦除快闪存储器第6章半导体存储器6.1存储器概述6.1存储器概述只读存储器（ROM）是一种存储固定信息的存储器，当信息被加工时或被编程时，信息被存储在ROM中。特点：

①只能读出，不能写入；②属于组合电路，电路简单，集成度高；③具有信息的不易失性；④存取时间在20ns～50ns。

缺点：只适应存储固定数据的场合。6.1存储器概述随机存取存储器（RAM）是可以从任意选定的单元读出数据，或将数据写入任意选定的存储单元。在计算机中，RAM用作内存储器和高速缓冲存储器。优点：快速读写，使用灵活。缺点：掉电丢失信息。6.1存储器概述⒉半导体存储器的技术指标存取容量：表示存储器存放二进制信息的多少。是存储单元个数的总和(bit)。存储单元是指存放一位0、1的物理器件。公式：字数×位数。1Kbit=1024bit=210bit字：一个独立的信息单元，有独立统一的地址。字数=2n(n：地址码的位数)。位数：一个信息单元的二进制长度。6.1存储器概述⒉半导体存储器的技术指标存取周期：存储器的性能取决于存储器的存取速度。存取速度用存取周期或读写周期来表征。把连续两次读（写）操作间隔的最短时间称为存取周期。6.2只读存储器ROM可分为:掩膜只读存储器（MaskReadOnlyMemory，简称MROM）可编程只读存储器(ProgrammableReadOnlyMemory，简称PROM)紫外线可擦除可编程只读存储器(ErasableProgrammableReadOnlyMemory，简称EPROM)电擦除可编程只读存储器（ElectricallyErasableProgrammableReadOnlyMemory，简称EEPROM）Flash存储器(也称快闪存储器)固定ROM，厂家在制造时根据特定的要求做成固定的存储内容，出厂后，用户无法更改，只能读出。6.2.1固定只读存储器（ROM）ROM主要由存储矩阵地址译码器输出和控制电路组成6.2.1固定只读存储器ROM字线（选择线）：N条地址译码器地址输入W0……WN-1存储矩阵

N×M输出及控制电路D0DM-1……数据输出图6-1ROM结构图位线（数据线）：M条存储矩阵：由存储单元排列而成，每个存储单元能存放一位二值代码，每一组存储单元有一个对应的地址代码。每字有M位容量：N个字（N=2n）共N×M位（bit）6.2.1固定只读存储器ROM地址译码器地址输入W0……WN-1存储矩阵

N×M输出及控制电路D0DM-1……数据输出图6-1ROM结构图地址译码器对应于N条字线，地址译码器必须有n条地址线输入：且N=2n一个地址码对应一条字线，当某条字线被选中时，与该字线联系的一组存储单元（字）就与数据线相通，进行读操作。6.2.1固定只读存储器ROM地址译码器地址输入W0……WN-1存储矩阵

N×M输出及控制电路D0DM-1……数据输出图6-1ROM结构图输出及控制电路选中的字经输出及控制电路输出：提高带负载能力；由三态控制信号决定数据输出的时刻。ROM的工作原理地址译码器根据地址码选中一条字线（只有一条！）字线对应的存储单元的各位数码经位线输出6.2.1固定只读存储器ROM图6-2是一个4×4位的NMOS固定ROM。图6-2NMOS固定ROMA0A1W0W1W2W3+VDDD3D2D1D0D3D2D1D011&&&&1111存储矩阵输出电路地址译码字线位线6.2.1固定只读存储器ROMD3D2D1D0W3W2W1W0图6-3ROM的点阵图表6-1ROM中的信息表

地址

内容A1A0D3D2D1D0000110110101101101011100存储矩阵的输出和输入是或的关系，这种存储矩阵是或矩阵。地址译码器的输出和输入是与的关系，因此ROM是一个多输入变量（地址）和多输出变量（数据）的与或逻辑阵列。6.2.1固定只读存储器ROMD3D2D1D0W3W2W1W0图6-3ROM的点阵图表6-1ROM中的信息表

地址

内容A1A0D3D2D1D0000110110101101101011100位线与字线之间逻辑关系为：D0=W0+W1D1=W1+W3D2=W0+W2+W3D3=W1+W36.2.2可编程只读存储器(PROM)在出厂时存储全部为“1”或“0”，用户可根据需要将某些单元改写为“0”或“1”，然而只能改写一次。PROM和ROM的区别：ROM由厂家编程，PROM由用户编程。6.2.2可编程只读存储器(PROM)图6-4为一种PROM的结构图，存储矩阵的存储单元由双极型三极管和熔断丝组成。存储容量为32×8位，存储矩阵是32行×8列；6.2.2可编程只读存储器(PROM)出厂时每个发射极的熔断丝都是连通的，这种电路存储内容全部为0。如果想使某单元改写为1，需要使熔断丝通过大电流，使它烧断。一经烧断，再不能恢复。6.2.2可编程只读存储器(PROM)在写入时，VCC接+12V电源。写入1时，该数据线为1，T2导通，选中单元的熔断丝烧断；若输入数据为0，对应的T2管不导通，熔断丝仍为连通状态，存储的0信息不变。6.2.2可编程只读存储器(PROM)读出时，VCC接+5V电源。

低于稳压管的击穿电压，T2管截止。如被选中的某位熔断丝是连通的，T1管导通，输出为0；

如果熔断丝是断开的，T1截止，读出1信号。6.2.3可擦可编程只读存储器EPROM的存储内容可以改变；EPROM所存内容的擦去需要