数字逻辑与数字系统（第7版）课件 第4章 锁存器和触发器

Chapter4触发器第4章锁存器和触发器锁存器（Latch）和触发器(Flip-Flop)是能够存储一位二进制数的逻辑电路，是时序逻辑电路的基本单元电路。锁存器和触发器都具有两个稳定状态，用来表示逻辑状态或二进制数的0和1，可以根据不同的输入信号将输出置成1或0状态。Chapter4触发器4.1锁存器锁存器是对脉冲电平敏感的双稳态电路它的特点是当锁存脉冲电平没有到来时，锁存器的输出状态随输入信号变化而变化（相当于输出直接接到输入端，即所谓“透明”）；当锁存脉冲电平到达时，锁存器输出状态保持锁存信号跳变时的状态。4.1锁存器4.1.1闩锁电路及基本SR锁存器Q=1，Q=0为1状态；Q=0，Q=1为0状态。图4-1闩锁电路1.闩锁电路1.结构2.原理4.1锁存器2.基本SR锁存器①电路结构&&RSQQ组合电路，无记忆功能基本SR锁存器R=S=1S：置位（置1）端R：复位（置0）端2.基本SR锁存器两互补输出端两输入端&QQ.G1&.G2SR反馈线&QQ.G1&.G2SR

正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示锁存器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。逻辑功能2.基本SR锁存器

锁存器输出与输入的逻辑关系1001设锁存器原态为“1”态。翻转为“0”态(1)S=1，R

=01010QQ.G1&.&G2SR设原态为“0”态1001110锁存器保持“0”态不变复位0

结论:不论锁存器原来为何种状态，当S=1，

R=0时，

将使锁存器置“0”或称为复位。&QQ.G1&.G2SR01设原态为“0”态011100翻转为“1”态(2)S=0，R

=1QQG1&.&G2SR.设原态为“1”态0110001锁存器保持“1”态不变置位1

结论:不论锁存器原来为何种状态，当S=0，

R=1时，

将使锁存器置“1”或称为置位。&QQ.G1&.G2SR11设原态为“0”态010011保持为“0”态(3)S=1，R

=1&QQ.G1&.G2SR设原态为“1”态1110001锁存器保持“1”态不变1

当S=1，

R=1时，锁存器保持原来的状态，

即锁存器具有保持、记忆功能。QQG1&.&G2SR.01110011111110若G1先翻转，则锁存器为“0”态“1”态(4)S=0，R

=0

当信号S=R

=0同时变为1时，由于与非门的翻转时间不可能完全相同，锁存器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。若先翻转&QQ.G1&.G2SR基本SR锁存器状态表SRQ100置0011置111不变保持001*不定功能1*表示不正常状态，0信号消失后，触发器状态不定。注意：（2）应用电路①无震颤开关电路机械开关在静止到新的位置之前其机械触头将要震颤几次。设初始时Ｋ接Ｒ端，基本原理如下：图4-4波形图QSR+5V0Vb.Ｋ由左扳向右端，并且震颤几次，相当于ＲＳ＝０１（或１１）原理如图４-４a.Ｋ由右扳向左端，并且震颤几次，相当于ＲＳ＝１０（或１１）②声报警控制电路：a、正常状态b、故障状态10111011101不发声发声c、复位状态0101011010消音014.1.2门控SR锁存器工作原理:4.1.3D锁存器1.门控D锁存器4.1.3D锁存器2.集成D锁存器当LE=1时，锁存器的输出信号和输入信号一致。当LE由1变为0时，Q状态（即D的状态）保持下来，实现锁存功能。74HC373的输出级为三态门。只有使能输出信号=0时，才有信号输出；而=1时，输出为高组态。4.2触发器触发器与锁存器一样也是双稳态电路，但触发器的输入信号不直接改变输出状态，而是只有在时钟脉冲（ClockPulse）信号所确定的时刻电路才被“触发”而动作，并由此刻输入信号确定输出状态。触发器作为一种能存储信息的基本单元，其应用相当广泛。触发器按触发方式的不同，分为时钟控制主从触发型、维持阻塞型、边沿触发型等类型的触发器。4.2.1主从D触发器在各类集成触发器中，CMOS主从结构的D触发器芯片占用面积小，所以在大规模CMOS集成电路中普遍使用。主从工作方式的D触发器有74HC74型号。它是CMOS双主从D触发器，时钟脉冲上升沿触发，置位和复位有效电平为低电平。4.2.1主从D触发器1.工作原理主锁存器从锁存器当时钟信号CP=0时，传输门TG3断开，从锁存器保持原状态不变。同时TG1导通，TG2断开，由输入信号D决定主锁存器状态4.2.1主从D触发器1.工作原理主锁存器从锁存器当CP从0变成1时，TG3导通，TG4断开，主锁存器状态决定了从锁存器的Q，端的状态。同时TG1断开，TG2导通，输入信号D无效。即在CP=1期间，，主锁存器不动作，抑制了干扰信号。4.2.1主从D触发器主从触发器的特性表触发器原状态为Qn，转换后的状态为Qn+1，Qn称为现态，Qn+1称为次态。表中符号×表示任意值（0或1），符号↑表示触发器是在CP的上升沿时触发，从锁存器的状态翻转与否决定于主锁存器的状态。2.触发器逻辑功能描述方法（1）特性方程特性方程：Qn+1的函数表达式。D触发器的特性方程可以表示为：

Qn+1=D（2）驱动表驱动表又称激励表。是触发器由现态Qn转换到次态Qn+1情况下，对输入端状态的要求。2.触发器逻辑功能描述方法（3）状态转换图表示触发器0、1状态转换对输入端状态的要求2.触发器逻辑功能描述方法（4）时序波形图按照时间的变化画出的反映时钟脉冲CP，输入信号，触发器状态Q之间对应关系的波形图。3.动态特性动态特性是触发器在开关状态下的脉冲工作特性，描述这一特性的性能参数有时钟最高频率、传输延迟时间。3.动态特性建立时间tset，即D端信号应提前于CP上升沿的时间，tset≥0即可。保持时间th是信号D在CP上升沿到来之后还应保持的时间。传输延迟时间tPLH称为触发器输出端Q从低电平L变到高电平H相对CP上升沿延迟的时间。传输延迟时间tPHL称为Q端从高电平变成低电平相对CP上升沿的延迟时间。平均传输延迟时间tpd=(tPLH+tPHL)/2。3.动态特性CP信号最高工作频率对应的最小周期Tmin为tWH（CP）和tWL（CP）之和。对于74HC74型号而言，测试条件为电源VCC=4.5V，逻辑电路Q端负载电容CL=50pF其平均传输延迟时间tpd的最大值为58ns，tset的最小值为25ns，th的最小值为0ns，最高工作频率为25MHz。逻辑图如图所示。是一种利用传输延迟实现的JK触发器。特点是只有在负边沿瞬间,触发器才对输入信号进行采样,而输入信号的其他时刻对触发器不起作用。因此，触发器抗干扰能力很强。4.2.2边沿触发JK触发器4.2.2边沿触发JK触发器1.工作原理CP=0时，门G3、G4、G5、G6封锁，A=B=1，G5=G6=0，电路变成下图，J、K不起作用。1.工作原理CP↑到来时，CP=1G5、G6先打开,设G5=1，G6=0

触发器状态保持不变。4.2.2边沿触发JK触发器4.2.2边沿触发JK触发器1.工作原理CP=1时，自锁，触发器不变，J、K不起作用。CP↓时，先G5=G6=0，在A、B还未变成全1的时间内，触发器已按J、K状态翻转完毕。依靠与非门G3、G4的延时实现边沿控制，制造工艺要求很严。1.工作原理4.2.2边沿触发JK触发器1.工作原理4.2.2边沿触发JK触发器2.特性方程根据特性表，将Qn作为逻辑变量，可以用卡诺图化简法求出特性方程Qn+1的逻辑函数表达式。4.2.2边沿触发JK触发器基本SR锁存器导引电路4.2.3维持阻塞D触发器电路结构反馈线1—置1维持线2—阻塞置0信号线3—置0维持线4—阻塞置1信号线1234&G2&G1QQSDRD&G3&G4&G5&G6CPDSDRDRD&G2&G1QQSDRD&G3&G4&G5&G6CPD逻辑功能01（1）D

=01触发器状态不变0当CP=0时110当CP=1时0101触发器置“0”封锁在CP=1期间，触发器保持“0”不变&G2&G1QQSDRD&G3&G4&G5&G6CPD逻辑功能01（1）D

=10触发器状态不变1当CP=0时111当CP=1时0110触发器置“1”封锁在CP=1期间，触发器保持“1”不变封锁CP上升沿前接收信号，上升沿时触发器翻转，（其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1=D

)

；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：Qn+1=D4.3其它逻辑功能触发器1.SR触发器特性方程：SR=0称为约束条件Qn+1=S+RQn4.3其它逻辑功能触发器2.T触发器：将JK触发器J，K两端连在一起作为T输入端，便得到了T触发器。其它逻辑功能触发器3.T′触发器：当T触发器T端恒为1时，即是T′触发器。其特性方程为4.4触发器逻辑功能转换⑴SR触发器：在CP脉冲有效时，根据S、R信号的不同，具有置0、置1和保持功能的电路。⑵D触发器：在CP