《数字集成电路设计导论》大学本科电子信息工程专业二年级教案

《数字集成电路设计导论》大学本科电子信息工程专业二年级教案

  一、教学理念与总体设计思路

  本课程设计立足于新工科建设与工程教育专业认证的核心要求，以“学生中心、产出导向、持续改进”为根本指导思想。课程旨在超越传统的“数字电路”或“数字逻辑”课程框架，不再将教学内容局限于中小规模集成电路（SSI/MSI）的离散功能分析与手工设计，而是前瞻性地将教学视角提升至现代数字集成电路（IC）与片上系统（SoC）设计的入门层级。我们认识到，当代数字技术的基石已从单一的晶体管-门电路-功能模块的物理层构建，转变为以硬件描述语言（HDL）为媒介、以电子设计自动化（EDA）工具为支撑、以可编程逻辑器件（如FPGA）或标准单元库为载体的系统级设计与实现流程。因此，本课程的教学设计，致力于在本科二年级这一专业基础形成的黄金时期，为学生构建一个贯通“算法/行为级描述”（用HDL建模）→“寄存器传输级（RTL）设计”（逻辑综合前）→“逻辑门级网表”（逻辑综合后）→“物理实现考量”（时序、面积、功耗）的完整知识链条雏形。

  本课程采用“理论奠基、工具赋能、项目驱动、思辨同行”的四维一体教学模式。首先，通过精心重构的核心理论教学，夯实布尔代数、组合与时序逻辑、有限状态机（FSM）等经典知识，但讲授重点从手工化简与电路图绘制，转向如何用规范、可综合的HDL代码对其进行精确且高效地建模。其次，将工业级EDA工具（如Vivado,QuartusPrime，ModelSim/QuestaSim）的学习与使用贯穿教学全程，使学生尽早熟悉现代数字设计的标准工作流程，将抽象的理论转化为可仿真、可验证、可至硬件平台运行的真实设计。再次，以一个循序渐进、功能完整的综合性设计项目（例如一个基于FPGA的简易RISC-V处理器核或图像处理流水线）作为锚点任务，将分散的知识点有机串联，让学生在解决复杂工程问题的实践中，深化理解、锻炼能力、培养团队协作精神。最后，课程将深度融入课程思政与工程伦理教育，在探讨芯片设计自主可控、知识产权保护、低功耗设计的环境意义、算法硬件化带来的社会影响等议题中，引导学生树立科技报国的志向、严谨求实的工程态度与负责任创新的价值观。

  二、学情分析与教学目标

  （一）学情分析

  本课程面向大学本科电子信息工程、电子科学与技术、微电子科学与工程等相关专业二年级学生。学生已完成“电路分析”、“模拟电子技术基础”及“C语言程序设计”等先修课程，具备基本的电路概念、半导体器件初步知识及算法编程思维。他们对电子系统充满好奇，但知识结构尚处于离散模块状态，缺乏对复杂数字系统自上而下（Top-Down）设计与自下而上（Bottom-Up）验证的系统性认知。多数学生首次接触硬件描述语言与专用开发工具，可能产生畏难情绪。同时，他们思维活跃，易于接受新工具、新方法，对能将代码转化为实际硬件运行的结果具有强烈的成就动机。据此，教学设计需在理论深度与工程实践之间取得平衡，提供充足的“脚手架”支持，并通过即时、可视化的反馈（如仿真波形、板上LED显示）持续激发学习兴趣。

  （二）课程教学目标

  1.知识目标：

    （1）深刻理解数字集成电路设计的基本抽象层次（系统级、行为级、RTL级、门级、晶体管级）及其相互关系。

    （2）掌握组合逻辑和时序逻辑的VerilogHDL或VHDL描述方法，理解可综合代码风格与测试平台（Testbench）的编写规范。

    （3）掌握基于FPGA的数字系统开发流程，包括设计输入、功能仿真、逻辑综合、布局布线、时序分析和硬件调试。

    （4）理解同步设计原则、时钟域、建立/保持时间、关键路径等时序基本概念及其对设计可靠性的影响。

    （5）掌握典型数字功能模块（如加法器、乘法器、存储器、有限状态机、数据通路与控制单元）的RTL设计与优化思路。

  2.能力目标：

    （1）工程设计与实现能力：能够运用HDL和EDA工具，独立完成中等复杂度的数字模块设计、仿真验证及FPGA原型实现。

    （2）系统级分析与解决问题能力：通过综合性项目，培养将复杂系统分解为模块、定义接口、集成验证的系统工程思维。

    （3）调试与排错能力：学会利用仿真工具分析波形、使用片上逻辑分析仪（如ILA/ChipScope）进行硬件调试，定位并解决设计中的功能与时序问题。

    （4）文档撰写与报告能力：能够规范撰写设计文档、实验报告和项目总结，清晰表达设计思路、实现过程和结果分析。

  3.素养与价值目标：

    （1）培养严谨、细致、规范的工程素养与工匠精神，理解数字设计中“失之毫厘，谬以千里”的精确性要求。

    （2）树立通过技术创新解决国家“卡脖子”难题的使命感，理解芯片产业自主可控的战略意义。

    （3）建立知识产权意识，尊重设计复用（IPCore），遵守代码规范与注释标准。

    （4）培养团队协作精神、沟通能力和在技术探索中的抗挫折能力。

  三、教学内容与重难点

  （一）教学内容模块

  模块一：现代数字设计范式与工具链导论（8学时）

    1.1从晶体管到SoC：数字集成电路发展简史与设计方法学演进（全定制、半定制、ASIC、FPGA）。

    1.2硬件描述语言（HDL）概论：VerilogHDL与VHDL比较，RTL设计思想。

    1.3EDA工具流程详解：设计输入、仿真验证、逻辑综合、实现（布局布线）、比特流生成与。

    1.4FPGA架构初探：查找表（LUT）、触发器（FF）、块存储器（BRAM）、数字信号处理器（DSP）片、时钟资源、可编程I/O。

  模块二：VerilogHDL精要与可综合RTL设计（24学时）

    2.1语法基础：模块（Module）、端口（Port）、数据类型（wire,reg,logic）、运算符、赋值语句（连续赋值、过程赋值）。

    2.2组合逻辑建模：always@(*)与assign，case、if-else语句的硬件含义，避免锁存器（Latch）的生成。

    2.3时序逻辑建模：时钟与复位，边沿敏感always块，阻塞（=）与非阻塞（<=）赋值的深刻辨析与正确使用。

    2.4分层设计与模块例化：参数化设计，generate语句，任务（task）与函数（function）。

    2.5测试平台（Testbench）编写：初始化、时钟生成、测试激励施加、响应监控与自动比对（$display,$monitor,文件I/O）。

    2.6可综合代码风格：资源与速度的权衡，代码风格对综合结果（面积、时序）的影响。

  模块三：数字设计核心单元与系统构建（32学时）

    3.1组合逻辑模块设计：编码器/译码器、多路选择器、比较器、加法器（行波进位、超前进位）、乘法器（阵列、Booth算法）。

    3.2时序逻辑模块设计：寄存器、移位寄存器、计数器、分频器。

    3.3有限状态机（FSM）设计：Moore型与Mealy型，二段式与三段式描述方法，状态编码优化。

    3.4存储器模型与应用：ROM、RAM（分布式、块式）、FIFO的设计与接口。

    3.5数据通路与控制单元设计：基于FSM的控制器，数据通路的构建，微程序控制思想简介。

    3.6数字系统接口：同步/异步接口，握手协议（如Ready-Valid），简单总线（如Wishbone,AXI-Stream）介绍。

  模块四：时序分析、同步设计与性能优化（16学时）

    4.1同步设计原则：全局时钟网络，单时钟域设计的重要性。

    4.2静态时序分析（STA）基础：建立时间、保持时间、时钟偏斜、时钟抖动、关键路径、最大工作频率计算。

    4.3时序约束（SDC）入门：时钟定义、输入/输出延迟、伪路径、多周期路径。

    4.4同步复位与异步复位：优缺点比较，复位策略与去抖动处理。

    4.5低功耗设计初步：时钟门控、操作数隔离、多阈值电压（Multi-Vt）设计概念。

  模块五：综合项目实践（课内16学时+课外大量学时）

    项目主题：“基于FPGA的简易图像边缘检测系统设计与实现”

      子任务1：图像数据采集与缓存（通过UART或VGA接口模拟输入）。

      子任务2：灰度转换、高斯滤波（卷积运算）等预处理模块设计。

      子任务3：Sobel/Prewitt等边缘检测算子硬件实现（并行计算架构）。

      子任务4：二值化、图像数据输出与显示控制。

      子任务5：顶层系统集成、时序约束、板级调试与性能评估。

  （二）教学重点与难点

    重点：

      1.可综合VerilogHDL的熟练运用，特别是时序逻辑中阻塞与非阻塞赋值的正确理解和应用。

      2.基于RTL的有限状态机（三段式）设计方法。

      3.同步设计思想与基于EDA工具的设计、仿真、综合、实现全流程实践。

      4.数据通路与控制单元分离的系统架构设计。

    难点：

      1.硬件并发思维与软件顺序思维的转换与融合。

      2.时序概念的理解，特别是建立/保持时间违例的分析与修复。

      3.复杂系统调试技巧，包括仿真调试与硬件在线调试。

      4.在资源（LUT、FF、BRAM）、速度（时钟频率）和功耗之间进行权衡优化的工程决策能力。

  四、教学资源与环境

    1.硬件平台：主流的FPGA开发板（如XilinxArtix-7系列或IntelCycloneV系列），配备丰富外设（LED、按键、数码管、VGA/HDMI接口、UART接口等）。

    2.软件工具：工业标准EDA套件（如XilinxVivadoHLx或IntelQuartusPrime+ModelSim），版本选择稳定的教育版或免费版。

    3.教材与参考书：

      主教材：《CMOS超大规模集成电路设计》（第四版），NeilH.E.Weste,DavidMoneyHarris著，但本课程侧重前半部分数字设计流程。

      核心参考书：《Verilog数字系统设计教程》（第四版），夏宇闻著；《数字设计：系统方法》，WilliamJ.Dally,R.CurtisHarting著。

      在线资源：Coursera“HardwareDescriptionLanguagesforFPGADesign”专项课程，各大FPGA厂商官方文档与培训视频。

    4.网络教学平台：利用学校网络教学平台（如超星、雨课堂）发布课件、作业、项目任务书，进行在线答疑和讨论。

  五、教学实施过程（核心环节详述）

  本课程共计96学时（理论48学时+实验48学时），按16教学周安排，每周理论3学时，实验3学时。以下选取四个典型且关键的教学环节，详细阐述实施过程。

  （一）环节一：从“软件思维”到“硬件思维”的破冰——阻塞与非阻塞赋值深度辨析（第4周，理论3学时）

    设计意图：这是学生从C语言等软件编程转向HDL设计时遇到的第一个认知鸿沟。混淆阻塞（=）与非阻塞（<=）赋值是初学者最常见、最致命的错误，直接导致仿真行为与综合后电路不符。本环节旨在通过强烈的认知冲突、细致的理论剖析和密集的仿真实验，在学生心中建立不可磨灭的正确硬件模型。

    实施步骤：

      第一阶段：创设冲突，引发思考（30分钟）

        1.教师展示两段几乎相同的Verilog代码片段，均意图实现一个“交换寄存器A和B的值”的功能。

          片段一（使用阻塞赋值）：

          always@(posedgeclk)begin

            A=B;

            B=A;//软件思维：交换

          end

          片段二（使用非阻塞赋值）：

          always@(posedgeclk)begin

            A<=B;

            B<=A;//硬件思维：交换

          end

        2.提问学生：两段代码在时钟上升沿发生时，A和B的值分别变成什么？直觉上，很多学生会认为两段代码都能实现交换。

        3.现场运行仿真，展示波形图。结果发现片段一导致A和B都变成了B的旧值（交换失败），而片段二成功交换。巨大的反差将牢牢抓住学生的注意力。

      第二阶段：理论建模，揭示本质（60分钟）

        1.阻塞赋值（=）的硬件语义：强调其“立即生效”、“顺序执行”的特性。用“流程图”模型解释：在同一个always块中，上一条阻塞赋值语句的结果，会立即影响到下一条语句的右值计算。这与软件中的变量赋值行为一致。但在时钟触发的always块中，这模拟的是组合逻辑的级联行为，而不是寄存器传输。

        2.非阻塞赋值（<=）的硬件语义：引入“篮球传球”或“并发执行”模型。核心在于两点：(a)右值计算在时钟边沿时刻立即完成，所有非阻塞赋值的右值都是基于时钟边沿前一瞬间的信号值；(b)左值更新在所有右值计算完成后同时发生。用“寄存器传输”图来形象展示：时钟上升沿到来时，所有寄存器（左值）同时采样其输入数据（右值），并在时钟沿之后更新。这正是同步时序电路的核心行为。

        3.对比总结与黄金法则：

          -在描述组合逻辑的always@(*)块中，使用阻塞赋值（=），其模拟了信号通过组合逻辑的传播延迟。

          -在描述时序逻辑（寄存器）的always@(posedgeclk)块中，使用非阻塞赋值（<=），其严格对应了物理寄存器的并发更新行为。

          -黄金法则：不要在同一个always块中混合使用阻塞和非阻塞赋值。一个always块要么全是组合逻辑（用阻塞），要么全是时序逻辑（用非阻塞）。

      第三阶段：仿真实验，巩固认知（60分钟）

        1.学生跟随教师，在Vivado/ModelSim中创建项目，亲自输入上述两个代码片段及其Testbench，运行仿真，观察波形，验证理论。

        2.扩展实验1：设计一个简单的3位移位寄存器。分别尝试用阻塞赋值（错误）和非阻塞赋值（正确）实现，观察综合后的RTLSchematic（原理图），直观看到错误代码生成了错误的锁存器结构。

        3.扩展实验2：设计一个带使能的计数器。强调计数器状态更新必须用非阻塞赋值。通过仿真，观察使能信号和计数值变化的时序关系。

        4.教师巡回指导，即时解答学生疑问，纠正常见错误。

      第四阶段：归纳升华，布置挑战（30分钟）

        1.教师总结本课核心：硬件描述语言描述的是电路的结构和行为，而不是算法的执行流程。必须时刻思考每一行代码对应的硬件电路是什么。

        2.布置课后作业/挑战：分析一段更复杂的混合使用了阻塞/非阻塞赋值的代码（内含多个always块），预测其仿真波形和可能综合出的电路结构，并通过仿真和综合工具验证自己的预测。撰写一份简短的分析报告。

  （二）环节二：系统思维的初建——有限状态机（FSM）的三段式建模（第7-8周，理论4学时+实验6学时）

    设计意图：FSM是数字控制逻辑的灵魂。本环节旨在教授学生一种规范、清晰、易于调试和维护的FSM设计模板——三段式建模法，并以此为例，引导学生体会将抽象的状态转换图转化为可靠硬件电路的系统化方法。

    实施步骤（理论课）：

      第一阶段：案例引入——自动售货机控制器（60分钟）

        1.提出一个简化的自动售货机控制问题：商品价格2元，只接受1元硬币，有找零功能。定义输入（投币信号coin，取消信号cancel），输出（出货信号dispense，退币信号return）。

        2.引导学生共同绘制状态转换图（STD）：定义状态IDLE（0元），S1（投入1元），S2（投入2元）。讨论所有可能的转换路径。

        3.引出问题：如何将这张图用Verilog实现？介绍常见的“一段式”（状态转移和输出写在同一个always块）和“二段式”（一个always块管状态转移，一个组合always块管输出）的缺点：代码冗长、易产生毛刺（组合输出）、不利于综合优化。

      第二阶段：三段式建模法精讲（90分钟）

        1.第一段：时序逻辑描述状态寄存器。

          -代码模板：always@(posedgeclkornegedgerst_n)...next_state<=current_state;(复位时赋初值)。

          -作用：仅仅用非阻塞赋值实现状态的同步更新。这是FSM中唯一的时序部分，干净明了。

        2.第二段：组合逻辑描述状态转移逻辑。

          -代码模板：always@(*)begin...case(current_state)...endcaseend。

          -作用：根据当前状态和输入，利用阻塞赋值计算出下一个状态的值（next_state）。这是一个纯组合逻辑块。

        3.第三段：输出逻辑（可时序可组合，推荐用时序输出以避免毛刺）。

          -摩尔型（Moore）输出：输出仅与当前状态有关。

            时序输出模板：always@(posedgeclk)begin...case(current_state)...endcaseend。(输出被寄存器打一拍，无毛刺，延迟一个周期)。

          -米利型（Mealy）输出：输出与当前状态和输入有关。通常在第三段的case语句中，再根据输入进行判断赋值。

        4.现场编码演示：教师使用三段式，现场完成自动售货机控制器的Verilog编码。强调代码的可读性：状态名用parameter定义，不使用“魔数”。

      第三阶段：状态编码讨论与设计权衡（30分钟）

        1.介绍二进制编码、格雷码、独热码（One-Hot）的不同特点。

        2.分析不同编码方式对资源（触发器数量）、速度（状态译码逻辑简单与否）和功耗的影响。

        3.指出对于FPGA，由于其触发器资源丰富，而组合逻辑资源相对受限，独热码常常是中小型FSM的优选，因为它简化了状态译码逻辑。工具（如Vivado）通常可以自动选择或由用户指定。

    实施步骤（实验课）：

      1.基础实验：学生在EDA工具中，完成自动售货机控制器的三段式编码、完备的Testbench编写（覆盖所有状态转移路径）、功能仿真，并综合查看RTL图。

      2.进阶实验：设计一个“序列检测器”，检测输入序列“1101”。要求用FSM实现，并用三段式建模。比较用Moore机和Mealy机实现时，状态数量的差异和输出的时序差异。

      3.硬件验证实验：将序列检测器到FPGA开发板。用拨码开关或按键模拟输入序列，用LED显示检测结果。通过实际操作，体验从设计到硬件运行的完整过程。

      4.实验报告要求：必须包含状态转换图、三段式源代码及详细注释、仿真波形截图及分析、硬件测试现象描述、遇到的问题及解决方案。

  （三）环节三：直面工程现实——时序约束与静态时序分析入门（第12周，理论3学时+实验3学时）

    设计意图：让学生理解，数字设计不仅要功能正确，更要满足时序要求。本环节将揭开“时序”的神秘面纱，使学生掌握保障设计能在目标频率下稳定运行的基本方法——施加正确的时序约束并进行初步分析。

    实施步骤（理论课）：

      第一阶段：从失败案例讲起——为什么我的设计在板子上跑不起来？（30分钟）

        1.展示一个学生在项目中遇到的真实（或模拟）问题：一个功能仿真完全正确的计数器，到FPGA后，当计数速度超过某个频率时，输出出现乱码或停滞。

        2.引导学生思考：仿真只是逻辑功能的理想化验证，忽略了实际电路中的门延迟和线延迟。当这些延迟积累（关键路径）超过时钟周期时，就会发生建立时间违例，导致寄存器采样到错误数据。

        3.引出核心问题：我们如何确保设计能工作在指定的时钟频率（如100MHz）下？答案：时序约束和静态时序分析。

      第二阶段：时序模型核心参数详解（60分钟）

        1.建立时间（Tsu）与保持时间（Th）：用寄存器采样数据的“窗口”模型生动解释。数据必须在时钟沿前稳定至少Tsu时间（窗口开启前），并在时钟沿后保持至少Th时间（窗口关闭后）。

        2.时钟周期（Tclk）与最大频率（Fmax）：Fmax=1/Tclk。

        3.关键路径与时序裕量（Slack）：

          -关键路径：从某个寄存器输出，经过组合逻辑，到达下一个寄存器输入的最长路径。

          -路径总延迟=寄存器时钟到输出延迟（Tcko）+组合逻辑延迟（Tcomb）+布线延迟（Troute）+目标寄存器建立时间（Tsu）。

          -要求：路径总延迟<=时钟周期Tclk。

          -时序裕量Slack=Tclk-路径总延迟。Slack>0表示时序满足；Slack<0表示违例。

        4.时钟偏斜（Skew）与时钟抖动（Jitter）：简要介绍它们如何“吃掉”可用的时序裕量。

      第三阶段：时序约束（SDC）基础（60分钟）

        1.什么是SDC文件：SynopsysDesignConstraints，一种描述设计时序要求的标准化格式。

        2.最重要的三条约束命令：

          -create_clock

：定义时钟的周期、占空比、端口。例如：create_clock-period10.0-nameclk[get_portsclk]

。

          -set_input_delay

：指定输入信号相对于时钟沿的到达时间。告诉工具，来自外部芯片的信号有多慢。

          -set_output_delay

：指定输出信号相对于时钟沿的要求输出时间。告诉工具，外部芯片需要多快收到信号。

        3.施加约束的工程意义：没有约束，工具会默认以最高速度为目标进行优化，但无法保证结果。合理的约束，是工具进行布局布线优化的“目标”，也是STA进行分析的“标尺”。

    实施步骤（实验课）：

      1.实验准备：提供一个事先设计好的、包含较长组合逻辑路径的模块（例如一个多层嵌套的if-else或case语句实现的复杂选择器）。

      2.无约束综合与实现：学生对该设计进行无时钟约束的综合与实现。查看实现后的时序报告，观察Fmax和Slack（通常为负数或很小）。

        3.添加基本时钟约束：编写SDC文件，定义一个合理的时钟周期（例如20ns，对应50MHz）。重新运行实现。

        4.分析时序报告：

          -学习在Vivado/Quartus中打开“TimingSummary”报告。

          -识别WorstNegativeSlack(WNS)，TotalNegativeSlack(TNS)，NumberofFailingEndpoints。

          -点击违例路径，查看详细的路径分析图，理解延迟是如何构成的（逻辑延迟vs布线延迟）。

        5.时序优化尝试：

          -策略A（流水线）：指导学生修改RTL代码，在长组合路径中插入寄存器（流水线级），将关键路径打断。

          -策略B（逻辑重构）：尝试用不同的逻辑结构实现相同功能（如用查找表代替复杂计算）。

          -策略C（工具优化）：调整实现策略（如选择更高的布局布线努力等级）。

        6.对比实验：比较优化前后的时序报告（Slack,Fmax）、资源利用报告（LUT,FF数量），直观理解面积与速度的权衡。

  （四）环节四：综合性项目实践——从模块到系统的集成与调试（第13-16周，理论4学时引导+实验30学时集中实践）

    设计意图：这是对本课程所学知识、技能和素养的终极检验与综合应用。通过一个接近真实应用场景的项目，让学生以小组形式，经历从需求分析、模块划分、独立开发、系统集成、约束制定、板级调试到最终演示和答辩的全过程。重点培养系统集成能力、项目管理意识和复杂问题调试能力。

    实施步骤（采用“螺旋式”迭代开发模式）：

      迭代一：项目启动与架构设计（第13周，理论2学时引导）

        1.项目发布：详细发布“基于FPGA的简易图像边缘检测系统”项目任务书，明确功能指标（处理分辨率、帧率）、接口定义（输入模拟VGA信号或通过UART发送图像数据文件）、性能要求（最大工作频率）。

        2.组建团队：学生3-4人自愿组队，推选项目经理，明确分工（算法/架构、模块开发、集成测试、文档撰写）。

        3.架构设计研讨课：

          -教师引导学生分析系统数据流：数据输入→缓存（行缓冲/帧缓冲）→预处理（灰度化、滤波）→边缘检测（卷积运算）→后处理（二值化）→数据输出。

          -讨论关键决策：缓存用分布式RAM还是BRAM？卷积运算采用全并行、部分并行还是串行架构？数据精度如何选取（8位？5位？）？

          -绘制系统框图，定义清晰的模块接口（信号名、位宽、方向、时序协议）。

        4.制定初步计划：各小组提交项目计划书，包括架构框图、模块划分、接口定义、时间节点。

      迭代二：模块开发与独立验证（第13-14周，实验18学时）

        1.分模块开发：各成员根据分工，开发自己的子模块（如“灰度转换模块”、“3x3卷积窗口生成模块”、“Sobel计算模块”等）。

        2.单元测试：每个开发者必须为自己的模块编写完备的Testbench，进行充分的功能仿真，确保模块自身逻辑正确。使用Matlab或Python生成测试向量和期望结果，实现自动化比对。

        3.教师指导：教师在此阶段扮演“技术顾问”角色，深入各小组，解决模块开发中的具体技术难题，审查代码风格和测试完备性。

      迭代三：系统集成与顶层验证（第15周，实验6学时）

        1.集成与联调：将所有模块在顶层进行例化连接。编写顶层Testbench，进行系统级功能仿真。这是问题爆发的集中期，常见问题包括接口时序不匹配、位宽不一致、复位信号不同步等。

        2.约束制定与综合实现：根据目标板的时钟资源，编写顶层时序约束文件。进行逻辑综合、布局布线。

        3.时序验证：仔细阅读时序报告，解决关键路径违例问题。可能需要返回修改RTL代码或调整约束。

        4.后仿真（可选但推荐）：使用布局布线后生成的带真实延迟信息的网表进行仿真，更接近硬件真实行为。

      迭代四：板级调试与性能评估（第16周，实验6学时+答辩）

        1.比特流生成与：生成最终的比特流文件，到FPGA开发板。

        2.硬件调试：

          -利用板上按键、开关、LED进行简单功能验证。

          -高级调试：学习使用Vivado的集成逻辑分析仪（ILA）或ChipScope。将内部关键信号（如状态机状态、卷积中间结果、行缓冲数据）引出到ILA进行在线抓取和分析。这是定位板级问题的“杀手锏”。

        3.性能测试与优化：测试系统实际能稳定工作的最高时钟频率，处理一帧图像的实际时间，与理论值进行对比分析。

        4.项目答辩与成果展示：

          -各小组准备答辩PPT和演示视频。

          -答辩内容：架构设计思路、关键模块实现亮点、遇到的重大挑战及解决方案、性能测试结果、团队合作总结。

          -现场演示系统功能，接受教师和其他同学的提问。

        5.项目文档提交：最终提交完整的项目报告，包括所有源代码（含详细注释）、设计文档、测试报告、用户手册、答辩PPT及个人总结。

  六、教学评价与反馈机制

    本课程采用“过程性评价与终结性评价相结合、定量评价与定性评价相结合、机器评价与人工评价相结合”的多维评价体系。

    1.过程性评价（占总评60%）：

      -平时作业（15%）：针对每个核心知识点布置的编码和仿真作业，重点考察代码规范