CN113838516B 用于纠错的设备、系统及方法 （美光科技公司）

存储器阵列可沿着读取总线及写入总线耦合到述读取总线将读取数据及读取奇偶校验读出到电路的所述写入部分沿着数据端子接收写入数据。所述ECC电路的所述写入部分可基于所述写且可基于所述读取奇偶校验及所述经修正写入据及经修正奇偶校验可沿着所述写入总线写回2所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所其中所述纠错码电路的所述写入部分包含写入逻辑树且所述纠错码电路的所述读取所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所3所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所正写入信息沿着所述写入总线提供到存储器阵列。读取校验子树，其经配置以沿着读取总线接收读取数据并基于所述读取多路复用器，其经配置以接收来自所述锁存器的所写入校验子树，其经配置以接收所述经修正写其中所述读取校验子树以基于第一时钟信号的时序操作，所述锁信号的时序操作，且所述多路复用器及所述写入校验子树以基于第三时钟信号的时序操4基于所述写入数据及所述读取数据生成经修将所述经修正写入数据及所述经修正校验子信息沿着所述存储器的写入总线写入到所述存储器阵列。15.根据权利要求14所述的方法，其进一步包括用错误突发检查电路检查所述读取校17.根据权利要求14所述的方法，其进一步包括在沿着所述写入总线写入与第二命令18.根据权利要求14所述的方法，其进一步包括以基于第一时钟域的时序生成所述读19.根据权利要求18所述的方法，其进一步包括以基于第三时钟域的时序读取所述读5在存储器单元中衰减或改变，这可能导致从存储器装置中读出一或多个不正确的信息位读取数据及读取奇偶校验，且基于所述读取数据及所述读取奇偶校验生成读取校验子信修正写入数据生成写入奇偶校验，其中所述读取校验子树以基于第一时钟信号的时序操述存储器的写入总线写入到所述存储器阵列。6校正多达j个数据位。奇偶校验位可由纠错码电路基于写入到存储器阵列的存储器单元中7钟域可用于管理将读取数据沿着读取总线传送到读取ECC电路。第三时钟域可用于管理检置在多个字线WL和多个位线BL的交点处的多个存储器单元MC。字线WL的选择由行解码器的本地数据线(LIOT/B)、传送门(TG)及互补主数据线(MIOT/B)传送到读取/写入放大器路120。相反，从写入ECC控制电路120输出的写入数据通过写入总线通过到互补主数据线MIOT/B的写入缓冲器(WB)通过传送门TG及互补本地数据线LIOT/B传送到感测放大器SAMP，[0021]半导体装置100可采用多个外部端子，所述外部端子包含耦合到命令及地址总线命令解码器106及内部时钟生成器114。内部时钟发生器114基于ICLK时钟提供各种内部时解码存储体地址BADD，其可指示含有经解码行地址XADD及列地址YADD的存储器阵列118的8[0024]可经由命令/地址输入电路102将命令作为内部命令信号提供给命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成各种内部信号及用于执行操作的行地址及列地址及时供应读取命令时，从存储器阵列118中与行地址及列地址相对应的存以使得沿着读取总线(RBus)将来自存储器阵列118的读取数据提供给ECC控制电路120的读给ECC控制电路120。ECC控制电路120可使用奇偶校验位来确定读取数据是否包含任何错经由输入/输出电路122从数据端子DQ输出到装置1令及时供应存储体地址、行地址及列地址，且通过DQ端子将写入数据供应给ECC控制电路入数据被输入/输出电路122中的数据接收器接收。还可将写入时钟提供给外部时钟端子，供应给ECC控制电路120。ECC控制电路120的写入部分可基于写入数据生成多个奇偶校验[0027]装置100可接收作为掩码写入命令的存取命令。非掩码写入命令可期望将一定量可首先从由相应行列及存储体地址规定的存储器阵列118的行、列及存储体读出信息(例可通过IO电路122将写入数据从数据端子DQ加载到ECC电路120的写入部分。ECC电路120可通过用掩码信号所规定的来自DQ端子的写入数据替换读取信息的某些位来生成经修正写么在装置100可接收下一存取命令之前必须经过时间tCCD。最小命令时序tCCD可以系统时9目的数据位并提供第二数目的编码位的逻辑电路组，其中编码位的数目小于数据位的数取操作又需要写入操作的操作(例如写入掩码操作)不会因为两者都需要使用同一逻辑树入到存储器阵列118。作为实例读取操作的一部分，ECC控制电路120可从存储器单元阵列118接收128个数据位及8个奇偶校验位。ECC控制电路120可使用8个奇偶校验位来确定128控制电路120可能够基于8个奇偶校验位来定位及校正128个数据位中的多达一个错误。在控制电路116将刷新行地址RXADD供应给行解码器108，所述行解码器可刷新由刷新行地址[0034]电源端子也被供应有电源电势VDDQ及VSSQ。电源电势VDDQ及VSSQ被供应给输入/体可存在任何数目个数据放大器204及/或写入缓冲器206，且给定存储体中的数据放大器[0038]数据端子DQ可用于向存储器200发送及接收数据。数据端子DQ可串行地接收大量电路208的解串行器电路可将其转换为并行的8个位，然后可将其提供给写入ECC电路210。位，所述串行器可沿着DQ端子将其串行组合成8个位。在(非掩码)写入操作或读取操作期CK的指定数目的周期之后具有脉冲。可将具有不同时序的本地时钟LCLK提供给不同的组它本地时钟信号LCLK可具有独立于系统时钟CK的时序。图3中更详细地详述不同时钟信号[0042]图3根据本公开的一些实施例在掩码写入操作中使用的存储器装置的一部分。在器300中，某些组件已被省略。存储器300展示在存储器的多个存储体之间共享的ECC电路[0043]存储器300包含一组组件，其作为掩码写入操作的一部分基于多个不同的时钟域于特时序钟信号及/或基于从所述时钟信号导出的信号序域内的组件的操作，以使得发布给不同存储体的掩码写入命令可在存储器300的不同部分中进行操作。例如，第一时序域310的组件可正在处理发布给第一存储体的掩码写入命[0045]每一时序域可接收激活的时钟信号，且时钟信号可由小于命令之间的最小时序tCCD或更小时钟周期的掩码写入操作来布置存储器300。由于每一时序域在tCCD或更短的[0047]存储器300包含数据感测放大器(DSA)312。DSA312可为掩码读取时钟域310的一总线使能信号LBusRdEnMRD提供时序。锁存器322可帮助将数据从掩码读取域310转换到读取总线域320。沿着共用读取总线LBusRd提供存储在锁存器322中的数据(以及来自其它类其所相关联的存储体，而校验子树324可位于存储器300的共享区域中。校验子树324可为[0049]校验子树324可包含多个逻辑门，且可基于沿着读取总线接收的读取数据的状态来生成校验子信息。校验子信息可基于沿着读取总线LBusRd读出的一或多个数据位的状[0050]校验子树324可沿着读取总线LBusRd接收来自存储器阵列的读取数据以及与所述读取数据相关联的读取奇偶校验两者。校验子树324可基于读取数据生成奇偶校验并将此[0051]校验子树324将校验子提供给校验子域330的组件，且锁存器322将读取数据提供管控校验子时钟域330的校验子时钟信号。锁存器332将校验子提供给错误突发检查电路错误突发检查电路336可基于校验子信息及DM信号提供指示是否中)一起作为输入提供给多路复用器342。多路复用器342可具有耦合到数据掩码信号DM的选择器端子。数据掩码信号DM可指示读取数据的哪些位应被来自DQ端子的新写入数据替路345可校正由校验子树344提供的校验子中的错误。奇偶校验编辑电路345可将奇偶校验[0055]奇偶校验编辑电路345可包含XOR逻辑门，所述XOR逻辑门具有耦合到读取校验子到多路复用器，所述多路复用器具有耦合到来自校验子树344的写入奇偶校验的另一输入346存储与经修正写入数据相关联的经校正奇偶校验。锁存器346及347沿着写入总线LBusWr将经修正数据及奇偶校验提供给例如锁存器348的与存储体相关联的电路。锁存器[0057]锁存器348将经修正写入数据及校验子数据提供给写入驱动器349(例如，图2的着读取总线提供读取数据，且将其用作校验子树324的输入，且还可将其传送到校正电路自解码器电路352的基于读取数据的解码信号的一或多个位。然后可将经校正读取数据提信息及数据然后可沿着写入总线传递并被写入存储器阵列的存[0061]图4为根据本公开的一些实施例的存储器装置中的操作的时序图。在一些实施例[0062]时序图300的水平轴线展示以系统时钟CK的周期数目表示的时间。垂直轴表示存储器的不同功能组件，其中框指示所述功能组件在指定的时间长度内正在执行经标记任的-32处的初始时间t0的命令可指示初始时间t0为在第一时间t1之前的32个时钟周期。应总线倒置(DBI)电路可开始对数据进行解串行，所述数据随后可通过I/O电路沿着信道提生成奇偶校验并提供数据及奇偶校验的过程可需要大约10个时钟周期(例如，从约-16到存储器阵列的输入/输出总线(例如主输入/输出MIO及本地输入/输出LIO)加载。当数据沿形可涉及激活存储器的列选择CS信号以激活一或多个列，以便沿着所述列从存储器单元校验)移动到包含共享组件(例如ECC电路)的存[0070]在时间t1之后约16个时钟周期，ECC电路的写入部分及读取部分两者可变为作用验。ECC电路的写入部分可将来自DQ电路的新写入数据及读取数据一起合成以生成经修正奇偶校验提供给由连同掩码写入命令MWR一起提供的存储体地址所规定的存储体。在时间[0072]图5为根据本公开的一些实施例在多个存储体中的操作的时序图。图5的时序图[0073]在时序图500中，不同阴影用于指示某些不同操作与发布给不同存储体的命令相在处理与第四存储体的写入命令相关联的数据，ECC电路的(写入部分)正在处理第三存储写入命令相关联的列选择信号在t4之后约2个时钟周期结束，因此两个操作在列选择信号(非掩码)写入命令。使用单独的读取总线及写入总线以及ECC电路的独立读取及写入部分写入命令，其也在t6接收(非掩码)写入命令，所述t6为在t5之后的tCCD(例如8个时钟周绘用于生成编码位的逻辑的特定布置。图6B及6C展示逻辑树的可用于实施图表600的全部[0078]逻辑图600以及电路601及610可表示逻辑树的一部分，所述逻辑树被用作例如读[0079]写入位WD经布置以对应于数据端子DQ，及作为突发被接收在所述数据端子上的[0080]逻辑电路601包含逻辑电路的第一块602及逻辑电路的第二块603。块602及603接辑可用于为图表600的接下来的两列SH1及SH2生成奇偶校验位WP'1及W[0083]方法700从框710开始，框710描述响应于掩码写入命令而沿着读取总线从存储器[0084]框710通常可后续接着框720，框720描述利用读取校验子树基于读取数据来生成[0086]框730通常可后续接着框740，框740描述基于写入数据及读取数据来生成经修正写入数据。ECC电路的写入部分的多路复用器可用于将写入数据及读取数据合成在一起以[0087]框740通常可后续接着框750，框750描述利用写入校验子树基于经修正写入数据修正写入数据可基于读取奇偶校验信息中的所检测到错误来对其进行编辑以生成经校正[0088]框750通常可后续接着框760，框760描述沿