CN113870923B 半导体存储装置及其控制方法 （铠侠股份有限公司）

实施方式提供一种能够提高对存储单元晶体管的擦除动作的可靠性的半导体存储装置及所述装置还具备对所述第一布线施加第一电压而擦除存储于所述存储单元晶体管的数据的擦2控制电路，执行通过反复进行一次以上的擦除电压施加动作、在一次以上的擦除电压施加动作中的第一擦除电压施加动作在所述第一擦除电压施加动作中，在所述第一定时向所施加的所述第一电压从零上升到所述第一值后、从所述第一值下降到所述第二值、所述第一电压达到所述第一值的第一时间比所述第一电压收敛于所述第二值的第二所述第一值达到比第一电压的稳定值高的第一电压的最大值、并从所述最大3在一次以上的擦除电压施加动作之中的第一擦除电压施加动作电路以如下方式向所述源极线施加所述第一电压：所述第一电压从初始值上升到第一值在所述第一擦除电压施加动作中，还包括如下步骤：在所述所施加的所述第一电压从零上升到所述第一值后、从所述第一值下降到所述第二值、所述第一电压达到所述第一值的第一时间比所述第一电压收敛于所述第二值的第二所述第一值达到比第一电压的稳定值高的第一电压的最大值、并从所述最大4[0002]本申请享受日本专利申请2020－103218号(申请日：2020年6月15日)为基础申请[0005]实施方式提供一种能够提高对存储单元晶体管的擦除动作的可靠性的半导体存[0006]根据一实施方式，半导体存储装置具备与多个存储单元晶体管电连接的第一布5[0019]图1是表示第一实施方式的半导体存储装置的构成的框图。本实施方式的半导体[0021]存储单元阵列1包含多个(这里为四个)区块BLK0～BLK3，这些区块BLK0～BLK3分[0024]各行解码器3与一个区块BLK对应。本实施方式的半导体存储装置与四个区块BLK[0026]BL/SL驱动器5将数据的读出、写入以及擦除所需的电压施加于后述的位线和/或[0031]图2示出了存储单元阵列1内的一条NAND串S。图2所示的NAND串S包含相互串联连6端子)电连接的多个(这里为48根)的字线WL0～WL47、与选择晶体管ST1的控制端子电连接[0035]图2示出了存储单元晶体管MT0、MT1、···MTm[0037]图3示出了在本实施方式的半导体存储装置的擦除动作中使用的各种电压。具体而言，图3示出了施加于源极线SL的电压(擦除电压)VERA、施加于源极侧选择线SGS的电压VERA_GIDL、以及施加于字线WL0～WL47的电压VSWL0～VSWL47。具体而言，本实施方式的半导体存储装置在从某个NAND串S的所有存储单元晶体管MT一并电压VERA_GIDL。其结果，在选择晶体管ST2的沟道区域产生GIDL(GateInducedDrain各存储单元晶体管MT内的数据被该GIDL电流擦除。另外，在该擦除动作时，对字线WL0~7SLb、中间半导体层SLc、以及上部半导体层SLd。源极侧选择线SGS包含三个布线层SGSa、[0045]基板11例如为硅基板等半导体基板。图4示出了与基板11的表面平行且相互垂直层SLc以及上部半导体层SLd例如为多晶硅层。本实施方式的中间半导体层SLc与各存储器[0051]各存储器孔MH贯通各绝缘层14、各字线WL、源极侧选择线SGS的布线层SGSa~8[0054]本实施方式的半导体存储装置通过对源极线SL施加擦除电压VERA、对源极侧选择[0055]在该情况下，若n－型扩散层内的n型杂质的浓度分布按每个存储器[0057]本变形例的半导体存储装置除了图4所示的构成要素之外，还具备漏极侧选择线形例的漏极侧选择线SGD与各存储器孔MH内的沟道半导体层[0062]如图5所示，本变形例的沟道半导体层24在层间绝缘膜15的侧方包含n型扩散9[0068]曲线C1示出了本实施方式的比较例的半导体存储装置的擦除动作时的源极线电之后维持在值V2(0＜V2＜V1)。值V1是擦除电压VERA的最大值，值V2是擦除电压VERA的稳定的擦除电压VERA的波形通过对比较例的擦除电压VERA的波形施加如箭头P1那样的带来电压[0072]如参照图4以及图5说明的那样，若n－型扩散层内的n型杂质的[0075]另外，曲线C39示出了本实施方式的半导体存储装置的擦除动作时的沟道电压的擦除电压VERA暂时地上升到比稳定值V2高的最大值V1。擦除电压VERA的暂时上升具有帮助[0080]如参照图4以及图5说明的那样，若n－型扩散层内的n型杂质的内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，也能够减小不同的存储器孔MH间[0082]曲线C4示出了上述比较例中的存储单元晶体管MT的阈值电压Vth与位计数(Bit[0085]另外，本实施方式的擦除电压VERA在时间t1之前上升至值V2，在时间t1上升至值半导体存储装置通过在值V1与值V2之间切换来自电压产生电路6的输出电压，能够将如曲