第4.1-4.3节 系统控制与中断

第4章DSP系统控制与中断

4.1系统时钟和PLL4.1.1时钟信号概述

时钟电路是微处理器电路系统中的重要组成部分，是其运行的基准。TMS320F2833xDSP微处理器内部的各模块使用的时钟源是不同的，主要有5种类型的时钟信号：外部晶体（或晶振）通过管脚X1、X2或外部时钟通过XCLKIN/X1提供的时钟信号，该时钟信号记为OSCCLK。OSCCLK通过锁相环（PLL）模块后或直接送至CPU，这个时钟信号为CPU时钟输入，记为CLKIN。CLKIN输入CPU后，CPU将其输出，称为CPU时钟输出或系统输出时钟，记为SYSCLKOUT。SYSCLKOUT与CLKIN频率相同。片内外设所使用的高速外设时钟HSPCLK。这个时钟信号通过对CPU时钟SYSCLKOUT分频得到。片内外设所使用的低速外设时钟LSPCLK。这个时钟信号通过对CPU时钟SYSCLKOUT分频得到。4.1.2晶体振荡器和PLL模块4.1系统时钟和PLLF2833x系列DSP可以通过外置振荡器或外部时钟信号提供时钟，并通过内部PLL锁相环电路倍频后提供给系统。用户可以根据实际运行频率计算所需的倍频系数，并通过软件设置PLL的倍频系数。图4-1为片上外设时钟的产生。图4-1片上外设时钟的产生4.1系统时钟和PLL1.基于PLL的时钟模块F2833x芯片都有一个片上基于PLL的时钟模块，该模块有一个四位比例控制寄存器，可以为CPU选择不同的时钟频率，图4-2给出了振荡器和PLL模块的结构图。图4-2振荡器和PLL结构图

基于PLL的时钟模块可以提供以下两种操作模式：

①晶体振荡器操作：片上振荡器允许使用外部晶体振荡器为芯片提供时间基准，该晶体振荡器与X1、X2引脚相连，并且XCLKIN引脚拉低。

②外部时钟源操作：如果没有使用片上的振荡器，该模式允许内部振荡器被旁路，芯片时钟由来自X1引脚或XCLKIN引脚的外部时钟源产生。4.1系统时钟和PLLPLL模式描述PLLSTS[DIVSEL]SYSCLKOUTPLL关闭通过设置PLLSTS寄存器中PLLOFF可使PLL工作在该模式且在该模式下PLL模块被禁止。该模式可用于减少系统噪声和低功耗操作。在进入该模式前，首先需将PLLCR寄存器置零（PLL旁路）。CPU的时钟信号将直接由OSCCLK提供。0,123OSSCLK/4OSSCLK/2OSSCLK/1PLL旁路旁路模式是上电或外部复位后的默认配置。当PLLCR寄存器为0时，PLL处于旁路模式；当PLLCR寄存器内容被修改，在PLL锁定住新的频率之前，PLL也将暂时进入该模式。在这种模式下，PLL自身被旁路，但没有被关闭。0,123OSSCLK/4OSSCLK/2OSSCLK/1PLL使能通过向PLLCR寄存器写入一个非0值k来实现该模式。k的取值范围如表4-3所示。在写入非0值到PLLCR寄存器后，PLL将暂时进入旁路模式，直至PLL锁定住新的频率。0,12OSSCLK×k/4OSSCLK×k/2PLL模块的三种配置模式如表4-1所述。表4-1PLL的3种配置模式4.1系统时钟和PLLXCLKOUT信号的产生XCLKOUT信号是直接由系统时钟SYSCLKOUT产生的，如图4-3所示。XCLKOUT频率可以配置为SYSCLKOUT/1、SYSCLKOUT/2或SYSCLKOUT/4，默认状态下，XCLKOUT=SYSCLKOUT/4或XCLKOUT=OSCCLK/16。

系统复位后，该信号频率应为SYSCLKOUT/4，用户可通过检测该信号的频率来确定系统时钟是否被正确配置。XCLKOUT引脚上没有内部上拉或下拉，如果未用到XCLKOUT，可以通过将XINTCNF2寄存器中的CLKOFF位置1来将其关闭。图4-3XCLKOUT信号的产生4.1.3时钟、PLL及低功耗模块寄存器4.1系统时钟和PLLPLL状态寄存器（PLLSTS）2.PLL控制寄存器（PLLCR）3.高速外设时钟预定标寄存器（HISPCP）4.低速外设时钟预定标寄存器（LOSPCP）5.外设时钟控制寄存器0（PCLKCR0）6.外设时钟控制寄存器1（PCLKCR1）7.外设时钟控制寄存器3（PCLKCR3）8.低功耗模式控制寄存器（LPMCR0）三种低功耗模式的具体介绍如表4-2所示。PLL模式描述PLLSTS[DIVSEL]SYSCLKOUTPLL关闭通过设置PLLSTS寄存器中PLLOFF可使PLL工作在该模式且在该模式下PLL模块被禁止。该模式可用于减少系统噪声和低功耗操作。在进入该模式前，首先需将PLLCR寄存器置零（PLL旁路）。CPU的时钟信号将直接由OSCCLK提供。0,123OSSCLK/4OSSCLK/2OSSCLK/1PLL旁路旁路模式是上电或外部复位后的默认配置。当PLLCR寄存器为0时，PLL处于旁路模式；当PLLCR寄存器内容被修改，在PLL锁定住新的频率之前，PLL也将暂时进入该模式。在这种模式下，PLL自身被旁路，但没有被关闭。0,123OSSCLK/4OSSCLK/2OSSCLK/1PLL使能通过向PLLCR寄存器写入一个非0值k来实现该模式。k的取值范围如表4-3所示。在写入非0值到PLLCR寄存器后，PLL将暂时进入旁路模式，直至PLL锁定住新的频率。0,12OSSCLK×k/4OSSCLK×k/24.2看门狗模块看门狗作用：用于监视系统的运行，当程序运行混乱时（如进入死循环或程序跑飞）完成系统复位。看门狗机理：主要核心是一个定时器，当定时器时间到时复位正常运行程序过程中每次在看门狗的定时器时间到之前重启看门狗定时器。看门狗组成：1、定时器（计数器）WDCounter。

2、看门狗重启管理器（WDResetRegister）。

3、看门狗时钟发生器。

4、看门狗状态位。4.2.1看门狗模块概述4.2看门狗模块图4-1看门狗模块功能框图4.2看门狗模块看门狗时钟

外部的振荡时钟信号（OSCCLK）经过512分频器后，再经过看门狗分频器WDPS（2:0）分频产生WDCLK信号，即看门狗时钟信号。

如果看门狗控制寄存器WDCR中的WDDIS位为0，则WDCLK将作为看门狗计数器寄存器WDCNTR的计数时钟，使其计数。当该8位计数器达到其最大值时，看门狗会产生一输出脉冲

或

中断信号（其宽度为512个OSCCLK时钟周期）。2.看门狗复位、中断模式

①复位模式。如果看门狗配置为复位设备，则看门狗计数器达到最大值时，将输出信号，该信号将芯片的复位引脚拉低并维持512个OSCCLK周期。②中断模式。如果看门狗配置为请求中断，则看门狗计数器达到最大值时，信号被拉低并维持512个OSCCLK周期；若在PIE中使能了该中断，则WAKEINT将被PIE响应。看门狗中断由信号的下降沿触发，因此若在信号变成无效之前，又使能了WAKEINT中断，程序将不会立即进入下一个WAKEINT中断；下一个WAKEINT中断将在下一次看门狗溢出时发生。4.2看门狗模块3.低功耗模式下看门狗操作在STANDBY模式下，除看门狗模块继续工作外，所有片内外设时钟均关闭，因为看门狗模块是以OSCCLK作为时钟源。信号连接到了低功耗模式（LPM）模块，若该中断使能，则可用来将设备从STANDBY中唤醒。在IDLE模式下，可向CPU发送中断请求使CPU退出IDLE模式。看门狗中断连接到了PIE模块中的WAKEINT中断。在HALT模式下，振荡器和PLL均关闭，所以看门狗不工作。4.2看门狗模块4.2.2看门狗模块寄存器1.系统控制和状态寄存器（SCSR）2.看门狗计数寄存器（WDCNTR）3.看门狗复位关键字寄存器（WDKEY）4.看门狗控制寄存器（WDCR）4.332位CPU定时器4.3.1CPU定时器概述F2833x系列DSP包含3个CPU定时器，分别是CPU定时器0、1、2。定时器0、1可以被用户使用，定时器2保留给实时操作系统（DSP-BIOS）。若未用到实时操作系统，用户也可以使用定时器2。定时器工作原理：32位的计数器（TIMH:TIM）从周期寄存器（PRDH:PRD）中装载数据，每经过（TDDRH:TDDR+1）个SYSCLKOUT周期，（TIMH:TIM）减1，当计数器等于0时将产生一次中断请求信号。图4-1CPU定时器结构4.332位CPU定时器CPU定时器中断信号（TINT0，TINT1，TINT2）与CPU之间的连接如图4-2所示。图4-2CPU定时器中断信号和输出信号4.332位CPU定时器4.3.2CPU定时寄存器1.CPU定时器计数寄存器(TIMERxTIM和TIMERxTIMH，x=0，1，2)2.CPU定时器周期寄存器（TIMERxPRD和TIMERxPRDH，x=0，1，2）3.CPU定时器控制寄存器（TIMERxTCR，x=0，1，2）4.CPU定时器预定标（分频）寄存器（TIMERxTPR和TIMERxTPRH，x=0,1,2）本章小结

本章主要介绍了DSP系统控制及中断，包括时钟与PLL、看门狗、CPU定时器、PIE中断扩展。

接入DSP的时钟信号OSCCLK，经过PLL模块进行倍频及分频后（CLKIN）送入CPU内核，CPU内核输出的时钟SYSCLKOUT可以直接或经过分频后为各模块提供时钟。每个模块的时钟信号可以通过PCLKCR0/1/3独立的使能或禁止。

内部看门狗为一8位的计数器，OSCCLK经过WDCR寄存器中的WDPS位分频后为该计数器提供时基。当该计数器计数值达到最大值后，将产生复位信号或中断。为防止看门狗复位，在看门狗计数达到最大值之前向WDKEY寄存器中依次写入关键字0x55和0xAA。F2833x系列DSP内部包含3个32位的CPU定时器Timer0/1/2。定时器对SYSCLK