《半导体存储器与可编程器件》-第6章 时序逻辑电路

*§6.1

概述6.1.1时序逻辑电路的结构及特点时序逻辑电路的基本结构框图：时序逻辑电路的特点：组合电路+触发器电路的状态与时间顺序有关(1)(2)*6.1.2时序逻辑电路的分类1、同步时序逻辑电路：各触发器由同一时钟脉冲触发。2、异步时序逻辑电路：各触发器触发脉冲不相同。同步时序电路的速度高于异步时序电路，但结构较后者复杂一些。目前大部分数字系统都是同步系统.*6.1.3时序逻辑电路功能的描述方法1、逻辑方程式：如2、状态图：3、状态表：反映现态、次态及输入输出关系的表格4、时序图：时序电路中各信号的工作波形图。*§6.2时序逻辑电路的分析分析：已分析时序逻辑电路的一般过程是根据给定的电路，写出它的逻辑方程、列出状态转换表、画出状态转换图和时序图，而后得出它的逻辑功能。6.2.1时序逻辑电路分析方法给定电路写时钟CP的表达式；各触发器的驱动方程时序电路的输出方程由驱动方程写各触发器的状态方程由状态方程、输出方程列状态表、画状态图或时序图说明该电路的逻辑功能以上这些步骤可视情况取舍*6.2.2同步时序逻辑电路分析举例例1分析图示逻辑电路写时钟CP的表达式；各触发器的驱动方程时序电路的输出方程解：(1)(1)因为各触发器的时钟CP相同，可以不写。驱动方程：输出方程：*6.2.2时序逻辑电路分析举例例1分析图示逻辑电路解：驱动方程：输出方程：(2)由驱动方程写各触发器的状态方程。一、同步时序逻辑电路分析举例*解：(3)由状态方程、输出方程列状态表、画状态图或时序图列状态表的具体做法是：输出代入上面各式得到：先设各触发器的初态为作为新的初态，再代入状态方程和输出方程，得：如此继续算下去，直到Q1Q0及X的所有组合都算完为止。例1分析图示逻辑电路*(3)由状态方程、输出方程列状态表、画状态图或时序图输入XnQQ10n现态n+1QQ10n+1次态输出Z输入XnQQ10n现态n+1QQ10n+1次态输出Z000000001010101011011100111100110111011001001000例1分析图示逻辑电路*例1分析图示逻辑电路输入XnQQ10n现态n+1QQ10n+1次态输出Z输入XnQQ10n现态n+1QQ10n+1次态输出Z000000001010101011011100111100110111011001001000画状态图：Q1Q0：X/Z圈内是触发器的现态，箭头指向在输入输出条件下触发器的次态00：01：10：11：0/00/00/00/11/11/01/01/0CPXQ0Q1Z时序图：*例2分析图示时序逻辑电路解：(1)由图写驱动方程和输出方程：驱动方程：输出方程：(2)将驱动方程代入触发器的特性方程:得到各触发器的状态方程：*现态次态输出Q3Q2Q1

Q3n+1Q2n+1Q1n+1F

0000010(3)根据状态方程列状态表:0010100010011001110001001010101000111011101110001例2分析图示时序逻辑电路*例2分析图示时序逻辑电路

FQ3n+1Q2n+1Q1n+1Q3Q2Q1

输出次态现态00000100010100010011001110001001010101000111011101110001解：(3)根据状态表画状态图:Q3Q2Q1/F000/0001010011100101110111/0/0/0/0/1/0/1正常情况下，触发器状态在000～101循环，但若由于干扰使电路的状态为110或111，也可以在1、2个时钟后回到以上的主循环。这称为电路具有自启动能力*例2分析图示时序逻辑电路

FQ3n+1Q2n+1Q1n+1Q3Q2Q1

输出次态现态00000100010100010011001110001001010101000111011101110001解：状态表的另一种形式：

FQ3Q2Q1CP00000100102010011100101000034560010

可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进制加法计数器。*例2分析图示时序逻辑电路解：状态表的另一种形式：

FQ3Q2Q1CP00000100102010011100101000034560010画时序图：CPQ1Q2Q3*解：(1)由图写驱动方程：nCAQD=nABQD=nBCQD=(2)将驱动方程代入特性方程：DQn=+1求出各触发器的次态方程：CnAQQ=+1AnBQQ=+1BnCQQ=+1

(3)列状态表、画状态图：CPQAQBQC0000124561231001101110110010000010101010例3分析图示时序逻辑电路*例3分析图示时序逻辑电路CPQAQBQC0000124561231001101110110010000010101010每6个脉冲一个循环，可画状态图：000100110111011001这是一个6进制计数器。若电路进入010状态，则开始另一循环,010该循环不能回到主循环，即：该电路不能自启动。101QAQBQC*例4分析图示时序逻辑电路解：(1)写出各逻辑方程：输出方程：nnQXQF12=驱动方程：XJ=121XQK=12XQJ=XK=2(2)将驱动方程代入触发器特性方程nnnQKQJQ+=+12121212111XQQQXQQXQQXQnn+=+=++得到各触发器的次态方程：*例4分析图示时序逻辑电路2121212111XQQQXQQXQQXQnn+=+=++(3)列状态表、画状态图和时序图：000110111/01/01/00/01/10/00/00/000000001000000000101111000110110001101100001111输出次态现态输入1112++nnQQ

12QQ

XF*00000001000000000101111000110110001101100001111输出次态现态输入1112++nnQQ

12QQ

XF例4分析图示时序逻辑电路CPQ1Q2FX(4)由上面分析可见：若X=0，无论电路是何状态，都回到00状态，且F=0；只有连续输入4个或4个以上的1时，才使F=1。该电路的功能是检测输入信号X是否连续输入了4个或4个以上的1，是就输出1，否则输出0。所以该电路是1111序列检测器。*二、异步时序逻辑电路分析举例

由于异步时序逻辑电路中各触发器的触发脉冲不是同一CP，所以分析时除要考虑驱动信号外，还要看各触发器有无有效的触发脉冲，只有在触发脉冲的作用下，触发器才可能根据其状态方程确定其状态变或不变；无触发脉冲时，无论其状态方程如何，状态都不变。例5

分析下图所示异步时序逻辑电路解：(1)写出各触发器的触发脉冲方程和驱动方程：CPCPD=DCAQCPCP==CBQCP=1111========ACBABBCACDDKQQJKJKQJKJ

,

,

驱动方程:*例5分析下图所示异步时序逻辑电路(2)将驱动方程代入相应触发器的特性方程，求出各触发器的状态方程：解：(1)各触发器的触发脉冲方程：CPCPD=DCAQCPCP==CBQCP=1111========ACBABBCACDDKQQJKJKQJKJ

,

,

驱动方程:DnDCAnCBnBCBAnAQQQQQQQQQQQ====++++1111（QD负跳时此式有效）

（QC负跳时此式有效）

（QD负跳时此式有效）

（CP负跳时此式有效）

(3)列状态表、画状态图和时序图：*例5分析下图所示异步时序逻辑电路CBAnAQQQQ=+1（QD负跳时此式有效）

BnBQQ=+1（QC负跳时此式有效）

CAnCQQQ=+1（QD负跳时此式有效）

+=DnDQQ1（CP负跳时此式有效）

0000

QAn+1QBn+1QCn+1QDn+1CP1010101010012345678910000010001001010011011100100000

由分析可见，触发器从0000～1001这十个状态是每来一个CP递加1，所以是一个异步十进制加法计数器。四位触发器应有16种组合，1010～1111这6种是无效状态。但是电路处于无效状态时，可以自动回到主循环。请自行分析。*例5分析图所示异步时序逻辑电路0000

QAn+1QBn+1QCn+1QDn+1CP1010101010012345678910000010001001010011011100100000QDQCQBQACP123456789100000000100100011010001010110011110001001111111101010101111001101QAQBQCQD

状态图时序图*§6.3

常用时序逻辑电路

计数器的基本功能是累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

M

进制计数器(按计数制)6.3.1计数器*

按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。一、二进制计数器

*

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)

从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,

这个进位信号应使相邻的高位触发器翻转。二进制加法计数器状态表*CRFF0。1DC1。FF1。1DC1。FF2。1DC1。Q0

Q1

Q2

触发器就具有计数功能，每来一个触发脉冲，触发器翻转一次。CP每来一个CP翻转一次低位触发器由1变0时翻转。D触发器靠上升沿触发，所以触发脉冲由低位的引出。首先给各触发器清0。*2分频4分频8分频各触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q21tp2tp3tp

考虑到各触发器的传输延迟时间，计数脉冲的最小周期T＝ntp。注意异步二进制加法器工作波形*

异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，计数脉冲到来时各触发器可以同时翻转。

同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:

根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。2.同步二进制加法计数器*

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表

从状态表可看出：最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。*

触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式F0每输入一C翻一次F1F2J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0

由J、K端逻辑表达式，可得出三位同步二进制计数器的逻辑电路。（加法）（减法）三位二进制同步加法计数器级间连接的逻辑关系

返回*

计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。

最低位触发器F0每一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位同步二进制加法计数器*C12345678Q0Q1Q2

各触发器状态的变换和计数脉冲同步1tpd1tpd1tpdCP同时作用到各触发器，各触发器的翻转是同时进行的，都比CP作用时间滞后一个tpd。所以其工作速度比异步计数器高。*同时兼有加、减两种功能的计数器称为可逆计数器。上图是四位可逆计数器，通过输入信号X控制电路作加或减运算。3.可逆二进制计数器*3.可逆二进制计数器由图可知，各触发器的驱动方程为：*3.可逆二进制计数器驱动方程：当X=1时：满足加法计数驱动条件，电路作加计数。当X=0时：满足减法计数驱动条件，电路作减计数。参考*1111115000011611101141101113110011210111111010110100119100018011117011016010115010014001113001012000111000010Q3Q2Q1Q0

XCP0001015000001600100140011013010001201010110110010011109100008100107101006101105110004110103111002111101000000Q3Q2Q1Q0

XCP电路的状态表*电路的状态图

以上电路按自然二进制的规律进行加、减计数，称为4位二进制计数器；每16个CP一个循环，共有16个状态，又称为一位16进制计数器。循环电路中有M个状态，就称为M进制计数器。n位二进制计数器，共有2n＝M个状态，当所需有效状态数N<M时，必有M-N个无效状态（如例6.2.5十进制计数器中的1010～1111），实际工作中要求计数器由于某种原因进入无效状态时能自动回到有效状态，即：电路要有自启动能力。*

集成计数器具有体积小、功耗低、功能灵活的优点因此被广泛应用，本节介绍两种典型集成计数器。1.74161集成计数器74161是4位二进制加法计数器。其电路如图所示：二、集成计数器

*清零端置数控制端预置数据输入端计数使能端进位输出端*清零置数使能时钟置数输入输出RD

LDEPETCPDCBAQDQCQBQA

0

00000

DCBADCBA10

11110

保持保持RCO=0

1111计数74161的功能表

（1）异步清零

当清零端为有效电平（RD＝0）时，无论其他控制端、输入端为何状态，输出全为零。（2）同步并行置数

当清零端为无效电平1、LD=0(有效）时，在CP的触发边沿到来时，将置数输入端预置的数直接送到输出端。（3）计数

当各控制端全为无效电平RD＝LD=EP＝ET=1时，电路对CP脉冲计数。（4）保持

当RD＝LD=1，EP

ET=0时，无论有无触发脉冲，电路都保持原状态不变；若ET=0，其他输出端保持原状态不变，进位输出端RCO=(ET

QD

QC

QB

QA

)=0。*74161的时序图74161的芯片模数M=16,但是利用其清零方式和置数方式可以实现模大于或小于16的任意进制计数器。*

利用清零方式,用74161构成九进制计数器.注意：由于是异步清零，该状态不会出现例6

使电路的控制端ET=Ep=1，电路实现加计数。当第9个CP到来时,QDQCQBQA

＝1001（十进制的9）与非门输出为0，送至计数器的清零端，将计数器强制清零，开始又一轮循环。*方法1:利用置数方式,舍掉计数序列最后几个状态,构成九进制计数器.

利用置数方式,用74161构成九进制计数器.

当计到1000时，与非门给置数控制端LD送一个置数信号，当第9个计数脉冲到来时将DCBA端的0000送至输出端。例7*例7方法2:利用置数方式,舍掉计数序列最前7个状态,构成九进制计数器.

计数器从0111开始计数，计到1111时，进位输出端RCO输出信号给置数控制端LD，当第9个CP到来时，将DCBA端的0111直接送到输出端，开始新一轮循环。*用74161组成8位二进制计数器.例8

两片74161通过级联方式扩展为8位二进制计数器。第2片只有在第一片计数到1111时，其进位输出端RCO=1,送到第二片的计数使能端ET=EP=1,第二片允许计数。所以每当第一片计数到1111时，下一个CP使第二片作加1运算。*二-五-十进制集成计数器2.74LS290集成计数器S9(1)S9(2)S9(1)S9(2)*S9(1)S9(2)74LS290功能表*逻辑功能及外引线排列110

10清零0000&R02R01S91S92&（1）R01、

R02：置“0”输入端逻辑功能Q1RDC0QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF011*逻辑功能及外引线排列01置“9”1100Q0（1）S91、

S92：置“9”输入端逻辑功能

1

10Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1QJKQF011*逻辑功能及外引线排列Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0计数功能

0

011*例9:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲*解：1.写出各触发器

J、K端和C端的逻辑表达式

C0=C

K0=1

J0=Q2K1=1

J1=1C1=Q0J2=Q0Q1K2=1C2=C

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲*解：当初始状态为“000”时，各触发器J、K端和C端的电平为

C0=C=0K0=1

J0=Q2=1K1=1

J1=1C1=Q0=0J2=Q0Q1=0K2=1C2=C=0

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲*011111CJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次，为五进制计数器。2.列写状态转换表，分析其状态转换过程C1=Q0

由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。*异步五进制计数器工作波形C12345Q0Q1Q2*Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0

0

011输入脉冲输出二进制输入脉冲输出五进制*Q1RDC0&R02R01S91S92&QJKQF1QJKQF2Q2QJKQF3Q3RDRDRDSDSDC1Q0QJKQF0

0

011输入脉冲输出十进制*用一片CT74LS290构成十以内的任意进制计数器用74LS90组成六进制计数器二进制数Q3Q2Q1Q0脉冲数(C)十进制数0123456789100000000100100011010001010110011110001001000001234567890六种状态例10*例：六进制计数器Q3Q2Q1Q000000001001000110100010101100111100010010000六种状态

当状态0110（6）出现时，将Q2=1，Q1=1送到复位端R01和R02，使计数器立即清零。状态0110仅瞬间存在。CT74LS290为异步清零的计数器用反馈置“0”方法:*1111六进制计数器S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲计数器清零

当出现0110（6）时，应立即使计数器清零，重新开始新一轮计数。*

寄存器按功能划分为基本寄存器和移位寄存器。基本寄存器只能并行送入、并行输出数据；移位寄存器分为左移、右移和双向移位，数据可以并入并出、并入串出、串入串出和串入并出等。寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。

一个触发器能存储1位二进制代码，存储n位二进制代码的寄存器需要用n个触发器组成。寄存器实际上是若干触发器的集合。6.3.2寄存器*一、数码寄存器（一）单拍工作方式数码寄存器数码寄存器—存储二进制数码的时序电路组件，具有接收和寄存二进制数码的逻辑功能。*（二）双拍工作方式数码寄存器1、异步清零2、送数3、CR=1、CP上升沿以外的时间，寄存器保持。*（三）四位集成寄存器74Xl7574X175的功能表*二、移位寄存器

所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲（CP）的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)*

根据移位数据的输入－输出方式,可分为四种电路结构：

串入－串出，串入－并出，并入－串出，并入–并出。FFFFFFFF串入－串出入出FFFFFFFF串入－并出入出FFFFFFFF并入－串出出FFFFFFFF并入－并出出*(一)单向移位寄存器（a）电路串行数据输入端串行数据输出端并行数据输出端1.4位右移寄存器*D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn22、写出激励方程：3、写出状态方程：(b).工作原理D2=Qn1D0D2D1D3

*

10

11

01

10

11

000

00

00

00FF0FF1FF2FF31CP后2CP后3CP后4CP后1101

1Q0n+1=DSIQ1n+1=Q0nQ2n+1=Qn1Q3n+1=Qn21011*DSI=11010000,从高位开始输入

经过4个CP脉冲作用后，从DS端串行输入的数码就可以从Q0Q1Q2Q3并行输出。串入

并出

经过7个CP脉冲作用后，从DSI端串行输入的数码就可以从DO端串行输出。串入

串出*三、四位双向集成移位寄存器74X194*74X197的功能表*1.用74X194构成环形计数器环形计数器的状态图四.74X194应用*2.用74X194构成扭环计数器扭环计数器的状态图*3.移位寄存器构成的序列信号发生器*§6.4

同步时序逻辑电路的设计设计：根据给定的逻辑要求，选择适当的逻辑器件，组成符合要求的时序逻辑电路。6.4.1同步时序逻辑电路设计方法根据设计题目画原始状态图画出状态图及列出状态表确定触发器求电路输出方程及各触发器驱动方程状态化简画逻辑电路图并检查自启动能力

触发器个数n须满足：2n-1<M<2n,

其中M是电路包含的状态个数。*6.4.2同步时序逻辑电路设计举例例11试设计一序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。解：由设计要求可知，该电路有一个输入信号（设为X）和一个输出信号（设为Z）。(1)分析题目要求，确定电路应包含状态，画原始状态图。

因为要求在连续输入110信号时输出为1，其他情况下输出为0，因此要求电路能记忆4种输入情况下的状态，分别用S0～S3表示4种状态。S0——输入为0时的状态；S1——输入为一个1时的状态；S2——输入为两个1时的状态；S3——输入为110时的状态。SiX/ZS0S1S2S30/01/01/01/00/10/00/01/0*例11试设计一序列脉冲检测器(2)状态化简：将原始状态图中的等价状态合并。

经观察，状态图中的S0和S3等价，输入同为0时输出都为0，且都向S0转换；输入同为1时，输出都为0，且次态都是S1，所以S0和S3可以合并。(3)状态编码及画编码形式下的状态图和状态表。该电路有3个状态，可以用2位二进制代码组合（00,01,10,11)中的任意3个代码表示。在此令S0＝00

、S1＝01

、和

S2＝11

。S0S1S21/00/01/00/1化简0/01/0在相同输入的条件下，满足：①有相同的输出；②向同一次态转换。0001111/00/01/00/11/00/0SiX/ZS1S2S30/01/01/01/00/10/00/01/0S0*例11试设计一序列脉冲检测器由编码形式的状态图可列出状态表。001000000000011111000111000111000111ZQ1Q0

X输出次态现态输入11+nQ10+nQ(4)选择触发器。本电路状态数M=3,由2n-1<M<2n知，需触发器个数n=2,可选用2个JK触发器。0001111/00/01/00/11/00/0(5)确定各触发器的驱动方程及电路的输出方程。

由状态表画各触发器次态和输出Z的卡诺图，并化简，得出触发器的驱动方程和输出方程。*例11试设计一序列脉冲检测器001000000000011111000111000111000111ZQ1Q0

X输出次态现态输入11+nQ10+nQ

110

000Q1Q0X01000111101n1Q+

111

000Q1Q0X01000111101n0Q+

000

100Q1Q0X0100011110Z11011XQQXQQn+=+0010XQQXQn+=+1QXZ=*例11试设计一序列脉冲检测器

110

000Q1Q0X01000111101n1Q+

111

000Q1Q0X01000111101n0Q+

000

100Q1Q0X0100011110Z11011XQQXQQn+=+0010XQQXQn+=+1QXZ=

将触发器次态方程与JK触发器特性方程比较：nnnQKQJQ+=+1

得驱动方程为：XKXJXKXQJ====00101

*例11试设计一序列脉冲检测器驱动方程：XKXJXKXQJ====00101

根据驱动方程和输出方程画逻辑电路图：11011XQQXQQn+=+0010XQQXQn+=+

最后还要检查电路的自启动能力。当电路进入无效状态10后，由触发器的次态方程知：)()(10110QQXQQQX+=+==X

若X=0,则次态为00；若X=1,则次态为11，可见电路能自动进入有效状态。但从输出来看,若电路是无效状态10，当X=0时,得出错误结果Z=1。为了纠正这个错误需对输出方程进行修改：1QXZ=

000

100Q1Q0X0100011110Z01QQXZ=*例12设计一个自然二进制码的五进制计数器解：(1)该电路无输入，只要对触发脉冲进行计数，所以状态图已经确定。根据题意画出自然二进制码的5进制状态图。S0S1S2S3S4/0/0/0/0/1000001010011100/0/0/0/0/1(2)根据编码形式的状态图列状态表：00001

001010011100000

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