CN114036884B 时序库的生成方法及装置、电子设备 （西安紫光国芯半导体股份有限公司）

司US2011046937A1,2011.02.24本发明公开了一种时序库的生成方法及装2在所述目标工艺角下，对所述时序模板对应的内核模块进行时序将所述每条路径的延迟信息整合到所述时序模板，得到将所述预定信息以及所述时序约束信息整合到所述目标工艺角所述内核模块中接口对应的相关路径包括：由输入端口到所述内核将所述每条路径的延迟信息整合到所述时序模板，得到基于所述时序信息得到所述内核模块中接口对应的相关路径中每对所述内核模块进行时序仿真，分别得到所述第一路径上组将所述延迟一与所述延迟二的延迟差作为所述第一确定标准单元库中与所述第二路径上组合逻辑最后一级相同尺寸的缓冲器的输出端将所述延迟三与所述延迟四的总和作为所述第二3对所述内核模块进行时序仿真，分别得到所述第三路径上组将所述延迟五和所述延迟六的延迟和作为所述第三得到所述内核模块中接口对应的相关路径中每条整合模块，用于将所述每条路径的延迟信息整合到所述时序获取模块，用于将所述预定信息以及所述时序约束信息整合到所述内核模块中接口对应的相关路径包括：由输入端口到所述内核4[0002]在半定制流程的芯片设计中，经常需要调用以全定制流程实现的知识产权5时序约束信息；将所述预定信息以及所述时序约束信息整合到所述目标工艺角的库文件得到所述内核模块中接口对应的相关路径中每条路准单元库中与所述第二路径上组合逻辑最后一级相同尺寸的缓冲器的输出端口的延迟三；67员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范8[0044]对于<1>输入端口到内部触发器的时序路径，可采用标准单元库中触发器的D(数[0045]对于<2>输入经过组合逻辑直接到输出的时序路径,可尺寸的BUF的输入端口来表示，产生时序库中输出端口的延迟信息时采用和组合逻辑最后一级相同尺寸标准单元库中的BUF的输出端口来表示同时加上仿真出来的组合逻辑的延一级相同尺寸标准单元库中的BUF的输出端口的传输[0047]对于<3>内部触发器到输出端口的时序路径，可采用标准单元库中触发器的Q(数用和输出端口前一级驱动能力相同的触发器的Q端口的延迟加上前面的组合逻辑和时钟树一级相同尺寸标准单元库中的触发器的Q端口的传输在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并9时序仿真得到的延迟信息整合到目标工艺角的库文件，得到目标工艺角的时序库的目的，序库文件时，由于需要采用高精度的仿真软件大量仿真以扫描内核模块接口的时序关系，[0065]在该实施例中的各条路径，为如图4所示的表示由输入端口到内部触发器的时序[0069]此处，组合逻辑和时钟树的延迟差200_100＝100ps＝0.1ns，如果预留150ps=0.15ns的余量，需要在原来要求的建立时间s1_1,s1_2……的基础上加上0.1ns再加上即，在输出端口上升翻转及下降翻转对应的延迟信息二维查找表值d1_1,d1_2…的基[0081]由于本发明实施例提供的方式并不是全部采用高精度仿真的方式得到的时序信[0088]获取模块77，用于将预定信息以及时序约束信息整合到用整合模块将每条路径的延迟信息整合到时序模板，得到内核模块中接口的时序约束信整合单元，用于将每条路径的延迟信息以及每条路径的延迟信息的补偿值整合到时序模理器(processor)执行本申请各个实施方式方法的全部或部分步骤。而前述的存储装置包[0111]所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式