CN114171531B 半导体存储器装置和制造该半导体存储器装置的方法 （爱思开海力士有限公司）

半导体存储器装置和制造该半导体存储器本申请涉及半导体存储器装置和制造该半2源极隔离绝缘层，所述源极隔离绝缘层在所述源极选择线之间与所述栅极叠层交叠，漏极选择线，所述漏极选择线分别与所述源极选择漏极隔离绝缘层，所述漏极隔离绝缘层设置在所述漏极选择线包括围绕所述第一沟道柱的第一漏极选择线和围绕所述第二沟道柱所述源极选择线包括围绕所述第一沟道柱的第一源极选择线和围绕所述第二沟道柱每条所述源极选择线包括硅层和设置在所述硅层与所述源极隔离绝缘层之间的侧壁所述侧壁导电图案包括与所述硅层接触的金属阻挡层以及设置在所述金属阻挡层和层交叠并且所述源极选择线介于所述公共源极层3外围电路结构，所述外围电路结构与所述栅极叠层形成穿过所述导电图案中的第一导电图案并且朝着与所述第一方向相反的方向逐渐硅层，所述硅层在所述第一方向上与所述金属层间隔开，其中，所述通过所述沟槽，在450℃或更低的温度下执行将所述硅层的一部分转换成金属硅化物其中，所述侧壁导电图案包括与所述硅层接触的金属阻挡层在形成所述沟槽之前，形成穿过所述导电图案中的第二导电图其中，所述第二导电图案与每个所述沟道柱的第二端相邻，所述源极隔离绝缘层与所述漏极隔离绝缘层交叠并且所述字线介于所述源极隔离绝形成面向每个所述沟道柱的第二端并且连接到所述沟道柱的位线道柱的所述第二端面向与每个所述沟道柱的所述第一端相形成外围电路结构，该外围电路结构包括具有页缓冲电路的基板和与将所述第一接合金属图案和所述第二接合金属4在将所述第一接合金属图案和所述第二接合金属图案彼此接合之后并且在形成所述5[0004]根据本公开的一个实施方式的制造半导体存储器装[0005]图1是示出根据本公开的一个实施方式的半导体存储器装置的存储器块的电路[0006]图2示出根据本公开的一个实施方式的半导体存储器装置的栅极叠层、沟道柱和[0009]图5是根据本公开的一个实施方式的半导体存储器装置的源极选择线的放大截面[0011]图7A至图7H是示出根据本公开的一个实施方式的制造半导体存储器装置的方法6[0013]图9A至图9C是示出根据本公开的一个实施方式的制造半导体存储器装置的方法[0015]图11A至图11D是示出根据本公开的一个实施方式的制造半导体存储器装置的方[0016]图12A至图12D是示出根据本公开的一个实施方式的制造半导体存储器装置的方[0020]本文公开的特定结构描述或功能描述仅仅是出于描述根据本公开的构思的实施[0022]本公开的一个实施方式可以提供一种半导体存储器装置和制造该半导体存储器[0023]图1是示出根据本公开的一个实施方式的半导体存储器装置的存储器块BLK的电以包括串联连接在多个存储器单元MC和公共源极层CSL之间的两个或更多个源极选择晶体储器单元MC和位线BL之间的一个漏极选择晶体管DST。在一个实施方式中，存储器单元串MS1、MS2和MS3中的每一个可以包括串联连接在多个存储器单元MC和位线BL之间的两个或器单元MC可以经由漏极选择晶体管DST[0027]设置在相同水平的源极选择晶体管SST的栅极可以连接到彼此分离的源极选择线7开的实施方式不限于此，并且存储器块BLK可以包括在相同水平处彼此分离的两条源极选BLK可以包括在相同水平处彼此分离的两条漏极选择线，或者可以包括在相同水平处彼此[0030]第一存储器单元串MS1可以分别经由连接到第一漏极选择线DSL1的漏极选择晶体单元串MS2中的一个和第三存储器单元串MS3中的一个可以连接到单条[0031]第一存储器单元串MS1可以在连接到第一源极选择线SSL1的源极选择晶体管SST的源极选择晶体管SST的控制下连接到公共源极层CSL，并且第三存储器单元串MS3可以在连接到第三源极选择线SSL3的源极选择晶体管SST的控制下连接到公共源极层CSL。因此，储器单元串MS3的第三组中的一者可以通过选择第一源极选择线SSL1、第二源极选择线MS1、第二存储器单元串MS2和第三存储器单元串MS3在读取操作或验证操作期间同时连接G2和G3可以围绕在第一方向D1上延伸的[0034]沟道柱CH可以按照在与沟道柱CH交叉的平面中的沿第二方向D2布置的多个行以及在与沟道柱CH交叉的平面中的沿第三方向D3布置的多个列来设置。在一个实施方式中，8的第三漏极选择线DSL3。第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线但是不与第二沟道柱CH2和第三沟道柱CH3之间的虚设G1和G2可以设置在公共源极层CSL和位线BL之间。半导体存储器装置可以包括外围电路结SSL2和SSL3可以设置在栅极叠层G1和G2中的每一个与公共源[0043]沟道柱CH可以在第一方向D1上延伸以穿过栅极叠层G1和G2以及源极选择线SSL1、侧壁和芯绝缘层CO的侧壁。沟道层CL可以延伸到芯绝缘层CO的面向公共源极层CSL的表面[0044]公共源极层CSL可以包括在第一方向D1上层叠的掺杂半导体层181和金属层185。公共源极层CSL还可以包括第一金属阻挡层183。掺杂半导体层181可以包括n型杂质和p型9[0047]源极隔离绝缘层SS可以具有与沟道柱CH中的每一个的锥形形状相反的锥形形CH的在第一方向上延伸超出栅极叠层G1的突起之间的距离限定为大于沟道柱CH的设置在CH的突起之间的对准源极隔离绝缘层SS的[0048]源极隔离绝缘层SS可以具有朝向与第一方向D1相反的方向逐渐变窄的锥形形因此，源极隔离绝缘层SS的面向公共源极层CSL的上端的宽度可以形成为比源极隔离绝缘层SS的上端的沟道柱CH之间的空间可以被限定为比其中设置有源极隔离绝缘层SS的下端[0050]栅极叠层G1和G2中的每一个可以包括在第一方向D1上交替层叠的层间绝缘层21水平的导电图案23A和第二水平的导电图案23B构成的两层的第一漏极选择线DSL1至第三道柱DCH的中心区域中，并且虚设沟道层DCL可以设置在虚设芯绝缘层DCO和虚设存储器图的制造工艺可以包括使用各种蚀刻材料执行的多个蚀刻工艺。源极选择线SSL1、SSL2和极绝缘层113两侧的有源区中的结111A和111B。一些晶体管TR可以构成控制位线BL的预充电操作和放电操作的页缓冲电路PB。页缓冲电路PB可以经由第二互连结构123和第一互连间。页缓冲电路PB的晶体管TR可以经由第二互连结构123电连接到第二接合金属图案125。[0063]沟道柱CH可以超出存储器图案ML而突出到公共源极层的掺杂半导体层181中。沟道柱CH的沟道层CL可以在掺杂半导体层181和芯绝缘层形成。在一个实施方式中，数据存储层DL可以由能够存储使用福勒-诺德海姆(FowlerNordheim)隧穿效应而改变的数据的材料层形成。材料层可以包括能够捕获电荷的氮化物[0065]第一阻挡绝缘层25可以包括介电常数高于第二阻挡绝缘层BI的介电常数的材料[0066]源极隔离绝缘层SS可以包括面向层间绝缘层21的底表面和面向掺杂半导体层181[0068]参照图4A，半导体存储器装置可以包括与图2和图3A所示的位线BL、公共源极层[0079]图5是根据本公开的一个实施方式的半导体存储器装置的源极选择线SSL的放大[0083]参照图6A，半导体存储器装置可以包括与图2和图3A所示的位线BL、公共源极层设置在沿第一方向D1彼此间隔开的两层或31A和第二导电图案31B中的每一个可以被源极隔离绝缘层SS”分离成源极选择线SSL1”、[0093]源极隔离绝缘层SS”可以包括面向栅极叠层G1”的底表面和面向掺杂半导体层[0094]图7A至图7H是示出根据本公开的一个实施方式的制造半导体存储器装置的方法第一导电图案607上交替地层叠层间绝缘层61[0097]第一绝缘层605可以包括氧化硅层。第一导电图案607可以包括对层间绝缘层611使用形成沟道孔619的工艺来形成与每个沟道孔619的形状相同的虚设[0099]可以通过使用第一掩模图案615作为蚀刻阻挡层的蚀刻工艺来蚀刻层间绝缘层[0100]可以通过从与第一掩模图案615相邻的层间绝缘层611朝向保护层603依次蚀刻层器层621D。存储器层621和虚设存储器层621D中的每一个可以包括图8A所示的第一阻挡绝成沟道柱630时，可以在由虚设存储器层621D开设的虚设孔619D的中心区域中形成虚设沟内部作为芯绝缘层625保留，并且可以在虚设孔619D内部作为虚设芯绝缘层625D保留。此[0104]沟道柱630中的每一个可以包括面向第一方向D1的第一端EP1A和面向与第一端成第二导电图案649。第二导电图案649的导电材料可以包括图8A所示的金属阻挡层643和包括具有锥形形状的沟道柱630、围绕沟道柱630的第一导电图案607以及交替地层叠在第一导电图案607上并围绕沟道柱630的层间绝缘层611和第二导[0112]此后，可以通过蚀刻经由第一狭缝637暴露的第一导电图案607来形成第二狭缝649可以被漏极沟槽657分离成漏极选择线649D。漏极选择线649D可以在与沟道柱630交叉以通过从第二绝缘层635朝向图7C所示的第二导电图案649依次蚀刻第二绝缘层635、层间绝缘层611以及图7C所示的第二导电图案649中的至少一层来执行用于形成漏极沟槽657的[0116]可以将图7C所示的第二导电图案649中的一些限定为字线649W。字线649W可以不[0117]漏极沟槽657的一些区域可以与虚设沟道柱630D交叠，并且其它区域可以与未被沟道柱630D可以在第三方向D3上与另一虚设沟道柱相邻。与漏极沟槽657交叠的字线649W的一些区域可以设置在沿第三方向D3相邻的虚设沟道柱之间。虚设沟道柱和漏极沟槽657的布置与图2所示的虚设沟道柱DCH和漏极隔离绝缘层离绝缘层659可以具有与图7D所示的漏极沟[0119]根据本公开的一个实施方式，在利用图7C所示的第二导电图案649替换图7A所示材料的流入没有设计限制的情况下设计漏极隔离绝缘层659的布局，所以可以提高漏极隔以与沟道柱630交叠地穿过第二绝缘层635和第三绝缘层661。接触插塞663可以与沟道柱可以形成在第三绝缘层661上并且可以与接触插塞663接触。位线665可以在与漏极隔离绝属图案669中的至少一个可以与位线665交叠，并且可以经由第一互连结构668连接到位线元件隔离层673分隔的基板671的有源区中。晶体管675中的每一个可以被配置为与参照图[0126]牺牲基板601可以与外围电路结构670对准，使得第一接合金属图案669面向外围电路结构670的第二接合金属图案683。此后，第一接合金属图案669和第二接合金属图案[0128]可以保留存储器层621以覆盖在第一方向上突出而超过第一绝缘层605的沟道柱630中的每一个的表面，并且可以保留虚设存储器层621D以覆盖在第一方向上突出而超过二掩模图案685作为蚀刻阻挡层的蚀刻工艺来形成穿过图7G所示的第一绝缘层605和图7G沟槽687可以在沟道柱630之间在第三方向D3上延伸。源极沟槽687可以与漏极隔离绝缘层[0131]可以通过朝向与第一方向D1相反的方向依次蚀刻图7G所示的第一绝缘层605和图储器层621。存储器层621可以包括第一阻挡绝缘层621A、数据存储层621B和隧穿绝缘层穿绝缘层621C可以包括氧化硅层。第二阻挡绝缘层641可以包括介电常数高于第一阻挡绝缘层621A的介电常数的材料层。在一个实施方式中，第二阻挡绝缘层641可以包括氧化铝可以去除源极隔离绝缘层693的一部分。可以利用回蚀工艺来去除第一阻挡绝缘层621A的刻隧穿绝缘层621C的蚀刻工艺来限定存储器图案621ML。沟道柱630的沟道层623和芯绝缘[0137]在蚀刻数据存储层621B和隧穿绝缘层621C时，可以蚀刻源极隔离绝缘层693的一极隔离绝缘层693交叠。掺杂半导体图案695可以通过第一绝缘层605与源极选择线607S间[0139]图9A至图9C是示出根据本公开的一个实施方式的制造半导体存储器装置的方法[0140]参照图9A，可以通过使用参照图7A至图7C描述的工艺在牺牲基板701上形成保护二导电图案749可以交替地层叠在第一导电图案707上。第二导电图案749的导电材料可以[0142]初步结构750的沟道柱730中的每一个可以具有朝向面向牺牲基板701的第一方向向D1相反的方向的第二端EP2B。存储器层721可以沿着沟道柱730的第一端EP1B和沟道柱730的侧壁延伸。如图10A所示，存储器层721可以包括第一阻挡绝缘层721A、数据存储层[0147]沟道柱730中的每一个的第二端EP2B和虚设沟道柱730D可以被第二绝缘层735覆[0148]将初步结构750分隔的栅极隔离绝缘层753可以设置在第一导电图案707上而不穿可以将图9A所示的第二导电图案749中的至少一层划分成漏极选择线749D。划分成漏极选隔离绝缘层759和第一导电图案707之间的第二导电图案可以被限定为字[0150]漏极隔离绝缘层759的一些区域可以与虚设沟道柱730D交叠，并且其它区域可以785作为蚀刻阻挡层的蚀刻工艺来形成穿过图9B所示的第一绝缘层705和第一导电图案707择线707A可以在与沟道柱730交叉的平面中在第二方向D2和第三方向D3上延伸。源极沟槽[0156]图10A至图10C是示出在图9C所示的工艺之后的后续工艺的放大截面图。图10A至[0157]参照图10A，可以通过去除图9C所示的掩模图案785来暴露第一绝缘层705和存储图10A中所示的初步选择线707A的一些区域可能未转换成金属硅化物层，而是可作为硅层[0160]可以通过上述工艺来限定包括第一选择图案707B和第二选择图案791的源极选择线790SSL。由金属硅化物层构成的第二选择图案791可以补偿由硅层构成的第一选择图案[0162]参照图10C，可以使用参照图8B描述的工艺利用源极隔离绝缘层793来填充图10B工艺、数据存储层721B的蚀刻工艺和隧穿绝缘层721C的蚀刻工艺来限定存储器图案721M。沟道柱730的沟道层723和芯绝缘层725可以突出超过存储器图案721ML，并且沟道层723的[0165]图11A至图11D是示出根据本公开的一个实施方式的制造半导体存储器装置的方[0166]在执行图11A至图11D所示的工艺之前，可以先进行参照图9A至图9C描述的工以包括可在450℃或更低温度的工艺中沉积的各种导电材料。在一个实施方式中，导电层789’可以包括通过物理气相沉积(PVD)法或原子层沉积法沉积的各种导电材料。导电层789’可以包括金属层789B以及位于金属层789B和初步选择线707S’之间的金属阻挡层据本公开的一个实施方式，在图9C所示的第一接合金属图案769和第二接合金属图案783[0175]参照图11C，可以通过诸如回蚀之类的蚀刻工艺去除源极沟槽787’中的金属层艺、数据存储层721B’的蚀刻工艺和隧穿绝缘层721C’的蚀刻工艺来限定存储器图案[0179]图12A至图12D是示出根据本公开的一个实施方式的制造半导体存储器装置的方[0183]沟道柱830中的每一个可以包括面向相反方向的第一端EP1D和第二端EP2D。第一[0186]第二绝缘层835、层间绝缘层811、牺牲层813和第一绝缘层805可以被狭缝837贯包括具有锥形形状的沟道柱830、以及围绕沟道柱830并且交替地层叠在第一绝缘层805上形成穿过图12B所示的导电图案849中的至少一层的漏极隔离绝缘层859。漏极隔离绝缘层859所贯穿的导电图案与沟道柱830的第二端EP[0190]与第二端EP2D相邻的导电图案可以被漏极隔离绝缘层859分离成漏极选择线849D。漏极选择线849D可以在与沟道柱830交叉的平面中在第二方向D2和第三方向D3上延[0191]漏极隔离绝缘层859可以包括与虚设沟道柱830D交叠的区域和不与虚设沟道柱875的基板871、覆盖基板871的第二绝缘结构881以及埋入第二绝缘结构881中的第二互连如参照图7H所述的，源极沟槽887可以具有朝向与第一方向D1相反的方向逐渐变窄的锥形[0196]被源极沟槽887贯穿的导电图案可以被分离成源极选择线849S。源极选择线849S可以在第二方向D2和第三方向D3上延伸以围绕沟道柱830。源极沟槽887可以在沟道柱830[0199]源极隔离绝缘层893可以使相同水平处的相邻源极选择线849S电绝缘。源极隔离绝缘层893可以与字线849W的与源极沟槽887交叠隧穿绝缘层821C的蚀刻工艺来限定存储器图案821ML。沟道柱830的沟道层823和芯绝缘层825可以突出超过存储器图案821ML，并且沟道层823的表面可以在沟道柱830的突起处暴[0202]根据本公开的一个实施方式的源极隔离绝缘层893是在利用图12B所示的导电图绝缘层893的布局，而在为了利用图12B所示的导电图案849替换图12A所示的牺牲层813而的锥形形状的源极隔离绝缘层、以及围绕沟道柱并且在相同水平处彼此分离的源极选择储器控制器1110还可以包括用于存储与主机进行接口连接的代码数据的只读存储器(ROM)[0213]本申请要求于2020年9月10日向韩国知识产权局提交的韩国专利申请No.10-