CN114203808B 半导体装置、存储设备、及晶体管的制造方法 （铠侠股份有限公司）

US2014264537A1,2014.0KR20050004352A,2005.法实施方式提供一种能够使特性稳定提高的上，并且包含掺杂有磷或未掺杂磷的多晶半导2所述金属层是具有从所述积层半导体层侧起依次配置的硅化钨层及氮化钛层的积层所述金属层是具有从所述积层半导体层侧起依次配置的钛层、氮化钛所述半导体装置还具有NMOS晶体管与PMOS晶所述P型井部具备第1N型扩散层与第2N所述第1N型扩散层与所述第2N型扩散层沿着所述衬底的表面彼所述栅极绝缘层形成在所述第1N型扩散层与所述第2N型所述衬底包含将所述P型井部与所述N型井部电分离3所述NMOS晶体管与所述PMOS晶体管隔着所述分离部彼所述栅极绝缘层位于所述第1N型扩散层与所述第2N型扩散层之间的所述所述NMOS晶体管与所述PMOS晶体管沿着所述第所述存储柱被用作所述存储单元晶体管的一4所述金属层是具有从所述积层半导体层侧起依次配置的钛层、氮化钛所述金属层包含具有从所述积层半导体层侧起依次配置的钛层、5[0010]图4是表示作为实施方式的半导体装置的CMOSFET(ComplementaryMetalOxide6极100具备3层结构的积层半导体层130、金属层150，且根据需要而具备TSI(Through近栅极绝缘层120的一侧起依次具有：第1层131，包含掺杂有磷(P)的多晶半导体；第2层[0024]所述栅极电极100例如是按以下所述而制造的。按照图3来说明栅极电极100的制7区域NW与P型井区域PW电分离的元件分离区域STI。元件分离区域STI例如可以使用氧化硅杂质扩散区域NP1与n+杂质扩散区域NP2沿Y方向隔开配置。n+杂质扩散区域NP1及NP2作为NMOS晶体管TrN的源极(源极扩散层)及NP2分别连接于接触插塞CS。附近，沿Y方向隔开设置有p+杂质扩散区域PP1及PP2，在它们之间的区域设置有栅极电极PP2作为PMOS晶体管TrP的源极(源极扩散层)及漏极(漏极扩散层)发挥[0037]在接触插塞CS及C0的上表面连接有导电体层(图4中未予图示，见图10中的符号8[0038]接触插塞CS是设置在NMOS晶体管TrN及PMOS晶体管TrP的源极或漏极与导电体层体层之间的导电体层。n+杂质扩散区域NP1及NP2与p+杂质扩散区域PP1及PP2分别经由接触上成膜出掺硼(B)多晶硅层180。掺B多晶硅层180不仅成膜在以后要形成PMOS晶体管TrP的(NMOS晶体管TrN侧)的终止层170上。如图6(h)所示，在掺B多晶硅层180上成膜出终止层[0045]如图7(m)所示，将NMOS晶体管TrN的氧化膜160、及3层多晶半导体层130的第3层[0046]追加NMOS晶体管TrN侧与PMOS晶体管TrP侧的形成所需的步骤，如将金属层150分9[0050]作为第2实施方式的半导体装置的CMOSFET例如可以用于将存储单元晶体管三维[0059]指令锁存使能信号CLE是表示半导体存储装置1所接收到的输入输出信号I/O为指使能信号REn是命令半导体存储装置1将输入输出信号I/[0060]就绪忙碌信号RBn是通知存储控制器2半导体存储装置1究竟是处于可以受理来自存储控制器2的命令的就绪状态还是处于不可受理命令的忙碌[0062]上文所说明的半导体存储装置1及存储控制器2也可以通过组合而构成1个半导体元晶体管MC既可以是对电荷储存层使用绝缘膜的MONOS型，也可以是对电荷储存层使用导[0066]选择晶体管ST1用来在各种动作时选择串单元SU。在各NAND串NS中，选择晶体管管MC0～MC7的一端。串联连接的存储单元晶体管MC0～MC7的另一端连接于选择晶体管ST2[0069]此外，实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限ST1及ST2的个数可以分别设计为任意个数。各块BLK所包含的串单元SU的个数可以设计为[0076]存储柱MP与分别作为字线WL0～WL7发挥作用的8层导电体层34组合，而作为存储[0081]对本发明的若干个实施方式进行了说明，但这些实施方58,59