CN114741330B 储存装置、快闪存储器控制器及其控制方法 （慧荣科技股份有限公司）

US2020089407A1,2020.0该第一区域的数据写入至该多个区块所采用的存取模式是根据每一个区域以及每一个区块的2接收来自一主装置的设定指令，其中该设定指令是将快闪存储定为一区域命名空间(zonednamespace)，其中根据该数据的逻辑地址的顺序，以依序将该数据写入至该快闪存根据该数据的逻辑地址的顺序，以依序将该数据写入至该快只有在该数据完成写入之后，该最后一个特定区块剩根据该数据的逻辑地址的顺序，以依序将该数据写入至该快根据该数据的逻辑地址的顺序，以依序将该数据写入至该快只有在该数据完成写入之后，该最后一个特定区块剩若是每一个区域的大小大于每一个区块的大小，利用该第一存取若是每一个区域的大小小于每一个区块的大小，利用该第三存取3若是每一个区域的大小大于每一个区块的大小，且该区域命名若是每一个区域的大小大于每一个区块的大小，且该区域命名若是每一个区域的大小小于每一个区块的大小，且该区域命名若是每一个区域的大小小于每一个区块的大小，且该区域命名若是该主装置传送该数据以及传送逻辑地址接续于该数据的最后一个逻辑地址的另写入至该多个特定区块的最后一个特定区块的根据该第一数据的逻辑地址的顺序，以依序将该第一数据写入根据该第二数据的逻辑地址的顺序，以依序将该第二数据写入8.如权利要求6所述的控制方法，其特征在于，就储存来自该主装置的数据的角度来4根据该第二数据的逻辑地址的顺序，以依序将该第二数据写入至其中该微处理器接收来自一主装置的设定指令，其中该设定其中该微处理器利用一第一存取模式、一第二存取模式、一其中当该微处理器利用该第一存取模式时：根据该数据的逻而且在抹除前不依据该主装置的写入指令写入来自该主装其中当该微处理器利用该第二存取模式时：根据该数据的逻该数据写入至该快闪存储器模块的该多个特定区块中；以及只有在该数据完成写入之后，该最后一个特定区块剩余数据页才可以供另其中当该微处理器利用该第三存取模式时：根据该数据的逻其中当该微处理器利用该第四存取模式时：根据该数据的逻该数据写入至该快闪存储器模块的单一个特定区块中；以及只有在该数据完成写入之后，该最后一个特定区块剩余数据页才可以供另5若是该主装置传送该数据以及传送逻辑地址接续于该数据的最后一个逻辑地址的另一数一数据写入至该多个特定区块的最后一个特定区块的16.如权利要求15所述的快闪存储器控制器，其特征在于，若是选择该第一存取模式中对应至最后一个逻辑地址的内容是储存在该一快闪存储器模块，其中该快闪存储器模块包含了多个区块，其中该快闪存储器控制器接收来自一主装置的设定指令，其其中该快闪存储器控制器利用一第一存取模式、一第二存取其中当该快闪存储器控制器利用该第一存取模式时：根据该数据的逻辑地址的顺序，以依序将该数据写入至该快闪存储器模块的多个特定区块中；以及当该数据完成写入之页维持空白而且在抹除前不依据该主装置的写入指令写其中当该快闪存储器控制器利用该第二存取模式时：根据该数据的逻辑地址的顺序，其中当该快闪存储器控制器利用该第三存取模式时：根据该数据的逻辑地址的顺序，6其中当该快闪存储器控制器利用该第四存取模式时：根据该数据的逻辑地址的顺序，20.如权利要求18所述的储存装置，其特征在于当该快闪存储器控制器利用该第二存二数据中对应至最后一个逻辑地址的内容是储存在该共7存取存储器(StaticRandomAccessMemory，SRAM)及/或动态随机存取存储器(Dynamic中该快闪存储器控制器用以存取一快闪存储器模块，该快闪存储器模块包含了多个区块，8依序将该数据写入至该快闪存储器模块的单一个特定区块中；以及当该数据完成写入之据该数据的逻辑地址的顺序，以依序将该数据写入至该快闪存储器模块的多个特定区块9在该数据完成写入之后，该最后一个特定区块剩余数据页才可以供另一区域的数据写入；序将该数据写入至该快闪存储器模块的单一个特定区块中；以及当该数据完成写入之后，[0012]图5为根据本发明一实施例的将来自主装置的数据写入至区域命名空间的流程[0019]图9为根据本发明另一实施例的将来自主装置的数据写入至区域命名空间的流程[0025]图14为根据本发明另一实施例的将来自主装置的数据写入至区域命名空间的流[0029]图18为根据本发明另一实施例的将来自主装置的数据写入至区域命名空间的流120_1～120_N中的每一者可以是固态硬碟(solid-statedrive,SSD)或是任何具有快闪存储器模块的储存装置，主装置可以是一中央处理器或是其他可以用来存取储存装置120_1[0083]图2A为依据本发明一实施例的储存装置120_1内的快闪存储器控制器122的示意图。如图2A所示，快闪存储器控制器122包含一微处理器212、一只读存储器(ReadOnly用来储存一程序码212C，而微处理器212则用来执行程序码212C以控制对快闪存储器模块储器芯片包含多个区块(block)，而快闪存储器控制器122对快闪存储器模块124进行抹除存储器控制器122对快闪存储器模块124进行写入数据的运作是以数据页为单位来进行写取运作(尤其是对至少一区块或至少一数据页的存取运作)、利用缓冲存储器216进行所需通讯标准(例如外设组件互联(PeripheralComponentInterconnect，PCI)标准或PCIe标示仅绘示了BL1～BL3)及多条字元线(例如图示WL0～WL2、WL4～WL6)来构成立体NAND型快令集(ZonedNamespacesCommandSet)，以将快闪存储器模块124的至少一部份设定为区器控制器122，以使得快闪存储器模块124具有至少一个区域命名空间(在本实施例中以区110对于区域命名空间310_1的数据写入必须要以逻辑区块地址(Logicalblockaddress，LBA)为单位来进行，一个逻辑区块地址(或简称逻辑地址)可代表512位元组(512bytes)的有逻辑地址LBA_1～LBA_2000的数据、区域Z1是用来储存具有逻辑地址LBA_2001～LBA_详细来说，快闪存储器控制器122会根据所写入的数据来设定一个写入指标(write~LBA_4000的数据，而当主装置110传送对应到逻辑地址LBA_2001～LBA_2051的数据至快闪存储器控制器122后，快闪存储器控制器122会设定写入指标为下一个逻辑地址LBA_空间310_1进行存取，但由于上述区域命名空间310_1以及每一个区域是以主装置110的角小可能为B型号的快闪存储器模块的实体区块的1.3倍大，而C型号的快闪存储器模块的实置110所设定的区域非常难与实体区块齐致(align)。此时快闪存储器控制器122在将逻辑区块对应到实体区块时将会面临非常大的困难，例如可能造成储存装置120_1中有许多冗储器模块124时，会增加快闪存储器控制器122在建立逻辑地址至实体地址(logical一种可以让快闪存储器控制器122有效率地根据主装置110的存取指令来对区域命名空间[0091]图5为根据本发明一实施例的将来自主装置110的数据写入至区域命名空间310_1的流程图，其中本实施例是假设每一个区域所对应到的数据量是大于快闪存储器模块124中每一个实体区块的大小，且每一个区域所对应到的数据量并非是快闪存储器模块124中大小、区域数量、逻辑区块地址大小等基本设定，例如利用区域命名空间指令集(Zoned域所对应的数据储存量，通常不会是一个实体区块中用来存放主装置110所写入数据的区器控制器122会将最后一个区块的剩余数据页写入无效数据(invaliddata)，或是直接将的同位元数据(RAIDparity)等等管理所需的数据，此处所指的剩余数据页是指写入该些系统管理资讯以及主装置110所欲储存的数据之后仍然有剩主装置110针对区域Z1所发送的写入指令中包含了区域Z1的起始逻辑地址，而快闪存储器控制器122系将区域Z1的起始逻辑地址对应到实体区块B3的起始实体储存空间，例如第一地写入，快闪存储器控制器122仍可选择不连续的区块B3、B7来储存该些逻辑上连续的数是被写入无效数据的实体数据页的实体区块，通常会被快闪存储器控制器122对应到各区域的最后一部分，或者说快闪存储器控制器122会将区域的最后一个逻辑地址所对应的数址的数据是储存在一实体区块的第X个储存单位(例如实体储存页或是区段)中，则该实体数据的数据页是接续在对应区域的最后一个逻辑地址的数据所存放的实体储存单位之后。储器控制器122可以不将空白页或是写入无效数据的数据页直接接续在对应区域的最后一无法填满实体区块的储存空间，例如无法填满实体区块B8用来储存主机数据的储存空间，因此快闪存储器控制器122仍旧要将实体区块B8内该些储存空间留白或是填入无效数据，有空间储存数据的状况下，快闪存储器控制器122仍旧不会将区域Z2的起始逻辑地址所对控制器122仍旧不会将该些连续逻辑地址所对应的数据连续地储存在该特定实体区块中，而是跳跃性的将区域Z2的第一个逻辑地址所对应的数据写入另一个实体区块，例如区块区域Z1的最后一个逻辑地址与区域Z2的第一个逻辑地址的读取命令)，快闪存储器控制器122在读取储存在实体区块P8中对应区域Z1的最后一个逻辑地址的数据之后，也会跳跃性[0094]在步骤508中，快闪存储器控制器122建立或更新一L2P映射表以记录逻辑地址与区域Z1的起始逻辑地址Z1_LBA_S即是LBA_2001，而区域Z3的起始逻辑地址Z3_LBA_S即是个步骤只要能达到相同的目的，不一定要依照固定的次序进行，例如步骤508可接在步骤制器122通常会修改L2P映射表700将与区域Z1相对应的实体区块地址的栏位给删除掉，例体区块所储存的数据。而快闪存储器控制器122可稍后再将该些实体区块给抹除，请注意[0096]在以上的实施例中，区域命名空间310_1内的任何一个实体区块所储存的数据都[0097]在以上的实施例中，L2P映射表700中可以仅包含了区域命名空间310_1的实体区于L2P映射表中的一个区域仅包含一个实体区块地址及一个实体数据页地址，故也只具有考图6，由于区域Z1的数据依序写入至区块B3、B7及B8，且区域Z3的数据依序写入至区块可以是写入至区块B7的数据的第一个逻辑地址(亦即，对应到区块B7的数据页P1的逻辑地Z3_LBA_S及区块B12的实体区块地址PBA12、区域Z3的逻辑地址(Z3_LBA_S+y)及区块B99的实体区块地址PBA99、以及区域Z6的逻辑地址(Z3_LBA_S+2*y)及区块B6的实体区块地址PBA6，其中逻辑地址(Z3_LBA_S+y)可以是写入至区块B99的数据的第一个逻辑地址(亦即，[0099]需注意的是，本实施例的L2P映射表720仅包含了区域命名空间310_1的实体区块储器216或是DRAM240，而不会对缓冲存储器216或DRAM240的储存空间造成太大的负担。器控制器122中的微处理器212判断出该特定逻辑地址是属于哪一个区域，并根据L2P映射表700或是L2P映射表720所记录的逻辑地址来计算出该特定逻辑地址所对应的一实体数据微处理器212根据该特定逻辑地址与区域Z1的起始逻辑地址Z1_LBA_S之间的差距，再根据据，则该特定逻辑地址与区域Z1的起始逻辑地址Z1_LBA_S之间的差距为五百个逻辑地址，则微处理器212可以计算出该特定逻辑地址对应到区块B3的第五百个数据页P500的实体数起第五百个数据页以得到位于区块B7的实体数(Z1_LBA_S+2y))之间的差距，再根据区块的每一个数据页所能够储存多少逻辑地址的数个数据页只能储存一个逻辑地址的数据，则该特定逻辑地址与区域Z1的起始逻辑地址Z1_[0102]在步骤806，微处理器212根据在步骤804中所决定出的实体区块地址及实体数据小尺寸的L2P映射表700/710/720/730的情形下，仍然可以有效地完成区域命名空间310_1的比例过高，还可能导致快闪存储器控制器122无法规划出足够的存储器空间供使用者使[0104]图9为根据本发明另一实施例的将来自主装置110的数据写入至区域命名空间310_1的流程图，其中本实施例是假设每一个区域所对应到的数据量是大于快闪存储器模对应到的数据量介于快闪存储器模块124中两个区块至三个区块之间，则快闪存储器控制了管理上的方便，快闪存储器控制器122并不会将任何区域的第一笔数据储存至共用区块[0105]在步骤906中，快闪存储器控制器122建立或更新一L2P映射表以记录逻辑地址与中逻辑地址(Z1_LBA_S+y)可以是写入至区块B7的数据的第一个逻辑地址(亦即，第二部分地址(Z1_LBA_S+2*y)可以是写入至区块B8的数据的第一个逻辑地址(亦即，第三部分数据及区块B12的实体区块地址PBA12、区域Z3的逻辑地址(Z3_LBA_S+y)及区块B99的实体区块每个实体区块用来存放主机数据的地址数目，Z0_LBA_S+2*y即代表区域0第三个子区域的表1130A记录了区域Z1的第三部分数据Z1_2的第一个逻辑地址(Z1_LBA_S+2*y)及对应的实数据是写在区块B8的第一个数据页P1；而共用区块表1130A记录了区域Z3的第三部分数据Z3_2的第一个逻辑地址(Z3_LBA_S+2*y)及对应的实体区块地址PBA8及实体数据页地址非是在区域Z1的数据全部写完后再开始将区域Z3的数据写入至区域命名空间310_1，换句第三部分数据Z1_2全部写入至共同区块B8之后，微处理器2以判断共同区块B8目前可供数据写入，故将区域Z3的第三部分数据Z3_2写入共同区块B8，并在共用区块表1230中记录第三部分数据Z3_2及对应的实体区块地址及实体数据页地址。对应的完成指标是为'0'(代表区域Z1的第三部分数据Z1_2尚未全部写入至共同区块B8)，而若是此时后微处理器212需要将区域Z3的第三部分数据Z3_2写入至区域命名空间310_1，以判断共同区块B8目前不可以供第三部分数据Z3_2写入，故微处理器212另外选择一个空表1230中记录三部分数据Z3_2及对应的实体区块地址PBA15及实体数据页地址P1。请注意器控制器122通常会修改L2P映射表1100A/1100B将与区域Z1相对应的实体区块地址的栏位已经不再需要该些实体区块所储存的数据。而快闪存储器控制器122可稍后再将该些实体储器控制器122在收到主装置110针对区域Z1的重置指令后，仍需修改共同区块表1130A/令中所没有包含到的有效数据(例如区域Z3的数据)给搬移到其他[0110]需注意的是，本实施例的L2P映射表1100A/1100B仅包含了区域命名空间310_1的区域中最后一部分的栏位所对应到的实体区块地址并非精确的实体地址，微处理器212需射表1100A/1100B的(Z1_LBA_S+2*y)、(Z3_LBA_S+2*y)……等该区域中最后一部分的栏位1100A/1100B的(Z1_LBA_S+2*y)栏位对应的PBA8直接改成共同区块表1130A/1130B中(Z1_应的PBA8直接改成共同区块表1130A/1130B中(Z3_LBA_S+2*y)栏位所对应的存储器地址[0112]图13为根据本发明一实施例的自区域命名空间310_1读取数据的流程图，其中本实施例是假设区域命名空间310_1已经储存了图10所示的区域Z1及Z3的数据。在步骤1300L2P映射表1100A/1100B及/或共同区块表1130A/1130B/1230所记录的逻辑地址来计算出该特定逻辑地址所对应的一实体数据页地址。以图11A的L2P映射表1100A来做为说明，由于该特定逻辑地址是属于区域Z1，则微处理器212根据该特定逻辑地址与区域Z1的逻辑地址页所能够储存多少逻辑地址的数据，来决定出该特定逻辑地址所对应的该实体数据页地介于Z1_LBA_S与(Z1_LBA_S+y)之间(其中y代表每个实体区块用来存放主机数据的地址数是P500，请注意到除了以实体页为单位之外，亦得以更小的读取单位定址，例如扇区属于区域Z3，则微处理器212根据该特定逻辑地址与区域Z3的逻辑地址(例如，Z3_LBA_S、设区块中每一个数据页只能储存一个逻辑地址的数据，该特定逻辑地址大于(Z3_LBA_S+2y)并小于或等于区域Z3的最大逻辑地址，且该特定逻辑地址与区域Z3的逻辑地址(Z3_址对应到共用区块B8的第两百个数据页P200的实体[0113]在步骤1306，微处理器212根据在步骤1304中所决定出的实体区块地址及实体数[0115]在以上图5～13的实施例中是假设每一个区域所对应到的数据量大于快闪存储器[0116]图14为根据本发明另一实施例的将来自主装置110的数据写入至区域命名空间310_1的流程图，其中本实施例是假设每一个区域所对应到的数据量是小于快闪存储器模中上述数据为对应到一或多个区域的数据，例如图4中区域Z3的对应到逻辑地址LBA_k~全写入之后，快闪存储器控制器122会将每一个区块中系统控制用以外的剩余数据页写入区域Z0的数据全部写入至区块B20后区块会将B20的剩余数据页维持空白或是填入无效数据，在快闪存储器控制器122将区域Z1的数据全部写入至区块B30后会将区块B30的剩余数据页维持空白或是填入无效数据、且在快闪存储器控制器122将区域Z2的数据全部写入至区块B35后会将区块B35的剩余数据页维持空白或是填入无据仍无法填满实体区块的储存空间，例如无法填满实体区块B20用来储存主机数据的储存写入命令(例如包含了区域Z0的最后一个逻辑地址与区域Z1的第一个逻辑地址的写入命令)，且某一特定实体区块(例如实体区块B20)有足够的空间储存该些连续逻辑地址的数据，快闪存储器控制器122仍旧不会将该些连续逻辑地址所对应的数据连续地储存在该特储器控制器122在读取储存在实体区块B20中对应区域Z1的最后一个逻辑地址的数据之后，记录了区域Z0及区块B20的实体区块地址PBA20、区域Z1及区块B30的实体区块地址PBA30、起始逻辑地址来表示、或是区块编号可以透过另外的查找表来连结到区块的起始逻辑地来储存具有逻辑地址LBA_2001～LBA_4000的数据、区域Z2是用来储存具有逻辑地址LBA_[0119]在以上的实施例中，区域命名空间310_1内的任何一个实体区块所储存的数据都缓冲存储器216或是DRAM240，而不会对缓冲存储器216或DRAM240的储存空间造成太大的B30中储存了主装置110欲储存的数据以及无效数据，虽然主装置110所欲重置的区域Z1并器控制器122在抹除实体区块B30之前，也不会将主装置110发出的重置指令中所没有包含[0121]图17为根据本发明另一实施例的自区域命名空间310_1读取数据的流程图，其中在步骤1702，主装置110发送一读入指令以要求读取具有一特定逻辑地址的数据。在步骤1704，快闪存储器控制器122中的微处理器212判断出该特定逻辑地址是属于哪一个区域，并根据L2P映射表1600所记录的逻辑地址来计算出该特定逻辑地址所对应的一实体数据页根据该特定逻辑地址与区域Z1的起始逻辑地址之间的差距(该差距亦为该微处理器212将该特定逻辑地址除以2000后的余数)，再根据区块的每一个数据页所能够储存多少逻辑地址之间的差距为两百个逻辑地址，则微处理器212可以计算出该特定逻辑地址对应到区块[0122]在步骤1706，微处理器212根据在步骤1704中所决定出的实体区块地址及实体数小尺寸的L2P映射表700/720的情形下，仍然可以有效地完成区域命名空间310_1的数据写[0124]图18为根据本发明另一实施例的将来自主装置110的数据写入至区域命名空间310_1的流程图，其中本实施例是假设每一个区域所对应到的数据量是小于快闪存储器模中上述数据为对应到一或多个区域的数据，例如图4中区域Z3的对应到逻辑地址LBA_k~域内的逻辑地址顺序将来自主装置110的数据依序写入至这些区块中。举例来说，参考图19，快闪存储器控制器122可以依逻辑地址顺序将区域Z0、Z2、Z1的数据依序写入至区块储器控制器122将区域编号Z0所对应的可用指标从0改成1，代表区域编号Z0的数据都写入实体区块PBA20所剩余的空间可以再被拿来储存其他数据，所以区域Z2的数据也可以接着可以直接利用实体区块PBA20储存区域Z2的数据而无需提取另一个空白区块或是备用区域Z0的逻辑地址区间的第一个逻辑地址，以及对应的实体区块地址PBA20及实体数据页地地址PBA20及实体数据页地址Pa、区域Z2的第二部份Z2_2的逻辑地址区间及该区间第一个逻辑地址所对应的实体区块地址PBA30及实体数据页地址P1、及区域Z1或区域Z1的逻辑地址区间及该区间第一个逻辑地址所对应的实体区块地址PBA30及实体数据页地址Pb。请注能并非是在区域Z0的数据全部写完后再开始将区域Z1的数据写入至区域命名空间310_1，[0128]在以上的实施例中，由于L2P映射表2000储存了对应到不同区域的数据在区块内[0130]图21为根据本发明一实施例的自区域命名空间310_1读取数据的流程图，其中本实施例是假设区域命名空间310_1已经储存了图19所示的区域Z1、Z1及Z2的数据。在步骤在步骤2102，主装置110发送一读入指令以要求读取具有一特定逻辑地址的数据。在步骤2104，快闪存储器控制器122中的微处理器212判断出该特定逻辑地址是属于哪一个区域，并根据L2P映射表2000所记录的区域编号或逻辑地址来计算出该特定逻辑地址所对应的一微处理器212可以由上述资讯来得知该特定逻辑地址是属于哪一个区域以及哪一个区块。起始逻辑地址之间的差距，再根据区块的每一个数据页所能够储存多少逻辑地址的数据，来决定出该特定逻辑地址所对应的该实体数[0131]在步骤2106，微处理器212根据在步骤2104中所决定出的实体区块地址及实体数[0133]参考以上图5～21所示的实施例，图5～7描述了每一个区域所对应到的数据量大描述了每一个区域所对应到的数据量大于快闪存储器模块124中每一个区块的大小，且快闪存储器模块124中有部分的区块会储存对应到多个区域的数据，亦即不同区域的数据可一个区域所对应到的数据量小于快闪存储器模块124中每一个区块的大小，且快闪存储器模块124中的区块会储存对应到多个区域的数据，亦即不同区域的数据可以写入至相同的[0134]在一实施例中，上述四种存取模式可以选择性地被应用在快闪存储器模块124的212可以根据区域命名空间310_1的每一个区域的大小来选择所采用的存取模式，举例来提到的存取模式或是图18～21所提到的存取模式来对区域命名空间310_2进行存取。同样地，快闪存储器控制器122内的微处理器212可以根据区域命名空间310_2的每一个区域的大小来选择所采用的存取模式，而区域命名空间310_2所采用的存取模式并非一定要与区域命名空间310_2则可以采用图8～12所提到的器控制器122在得知快闪存储器模块124的单一实体区块大小(或是超级区块大小，超级区[0136]倘若区域大小小于实体区块大小，则快闪存储器控制器122得选择图13～21的方导致快闪存储器控制器122无法规划出足够的存储器空间给主机使用，例如，依此存取模式，快闪存储器控制器122仅能将总容量2TB的快闪存储器模块规划出1.2TB的容量供主装出较多的容量供主装置110使用，例如快闪存储器控制器122可将总容量2TB的快闪存储器模块规划出1.8TB的容量供主装置110使用，如此一来则可满足主装置110对存储器储存空空间在采用图13～17的存取方式时所规划的容量高于主装置110的该标准时，则快闪存储~21的存取方式。闪存储器控制器122仅能将总容量2TB的快闪存储器模块规划出1.2TB的容量供主装置110多的容量供主装置110使用，例如快闪存储器控制器122可将总容量2TB的快闪存储器模块规划出1.8TB的容量供主装置110使用，如此一来则可满足主装置110对存储器储存空间的在采用图5～7的存取方式时所规划的容量高于主装置110的该标准时，则快闪存储器控制规划的容量低于主装置110的该标准时，则快闪存储器控制器122可以选择图8～12的存取[0138]图25为根据本发明一实施例的应用于一快闪存储器控制器的控制方法的流程支援以上四种存取模式中单一种存取模式，或是控制器122也可以仅支援以上四种存取模[0151]此外，在本发明的一实施例中，储存装置120_1可以是一安全数位卡(Secure通讯接口标准来与主装置110进行通讯，且也支援同时支援PCIe通道与NVMe协定的PCIe模[0152]在快闪存储器模块124的实作上，快闪存储器控制器122会将快闪存储器模块124面2244的第一个数据页完成数据写入之后，再将数据依序写入至由2212的第二个数据页、假设主装置110所规划的区域的数据量大小约为六个实体区块的大小，则包含八个区块的实施例提出了一种根据主装置110所设定的区域的数据量来组态区域命名空间310_1的方[0154]图23为根据本发明一实施例的组态快闪存储器模块124的方法的流程图。在步骤的至少一部份设定为区域命名空间，在以下的说明中，是以区域命名空间310_1来做为说量、逻辑区块地址大小等基本设定，例如利用区域命名空间指令集(ZonedNamespaces存储器控制器122在组态或初始化区域命名空间310_1的过程中，会将数据面2412、2414、块124中每一个实体区块中用来储存主机所用的数据量大小为D，若是C除以D后的商数为'2444的第一个区块B0组态为一超级区块2461，将可同时存取的数据面2412、2414、2422、将有两种不同大小的超级区块，专属于区域命名空间310_1的特定储存区域的超级区块设属于区域命名空间310_1的特定储存区域的超级区块设定也与储存装置120_1在进行出厂[0157]如上所述，透过根据主装置110所设定的区域的数据量来决定出超级区块所包含[0159]另一方面，图3所示的一般储存空间320_1也可以在后续的时间点被主装置110组态为区域命名空间，而此时一般储存空间320_1内先前所组态的超级区块的大小便会需要略了将该些数据以SLC的储存方式储存在快闪存储器模块12