CN114975408B 三维堆叠的扇出型封装结构及其封装方法 （盛合晶微半导体(江阴)有限公司）_第1页
CN114975408B 三维堆叠的扇出型封装结构及其封装方法 （盛合晶微半导体(江阴)有限公司）_第2页
CN114975408B 三维堆叠的扇出型封装结构及其封装方法 （盛合晶微半导体(江阴)有限公司）_第3页
CN114975408B 三维堆叠的扇出型封装结构及其封装方法 （盛合晶微半导体(江阴)有限公司）_第4页
CN114975408B 三维堆叠的扇出型封装结构及其封装方法 （盛合晶微半导体(江阴)有限公司）_第5页
已阅读5页，还剩29页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

道78号（经营场所江阴市东盛西路9本发明提供一种三维堆叠的扇出型封装结线层实现对单个封装体中所有半导体芯片电信号的控制，从而在单个封装体中封装更多的芯在单个封装体中封装三层以上的扇出型晶圆提2于所述第二重新布线层上形成金属连接柱，于所述第二重新布线层的表面形成第一塑封材料层于所述第一塑封材料层的第一表面形成第一重新布线层，于所述第一重新布线层远离所述第一半导体芯片的表面上形于所述第二半导体芯片与所述第二重新布线层之采用化学气相沉积工艺或物理气相沉积工艺形成介质层，并34进的封装方法包括：晶圆片级芯片规模封装(WaferLevelChipScalePackaging，WLCSP)，扇出型晶圆级封装(Fan‑OutWaferLevelPackage，FOWLP)，倒装芯片(Flip[0003]扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/[0006]为实现上述目的及其他相关目的，本发明提供一种三维5[0012]第二半导体芯片，位于所述第二重新布线层远离所述第6先采用旋涂工艺涂覆于所述支撑基底表面，然后采用紫外固化或热固化工艺使其固化成[0043]图1显示为本发明实施例一的三维堆叠的扇出型封装结构的制备方法的流程示意7[0044]图2～图17显示为本发明实施例一的三维堆叠的扇出型封装结构的制备方法中各发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数备方法形成的三维堆叠的扇出型封装结构在三维方向(即厚度方向)可封装两层扇出型晶8法还为在单个封装体中封装三层以上的扇出型晶圆[0071]具体地，如图2至图17示意出了本实施例中的三维堆叠的扇出型封装结构的制备[0074]如图3所示，所述分离层11在后续工艺中作为后续形成的第二重新布线层12及位或化学镀工艺于所述布线介质层121表面形成金属层，并对所述金属层进行刻蚀形成金属9新布线层12粘合，以保证所述第一半导体芯片14在后续工艺中及使用过程中不会产生移动。所述粘接层22的材料可以选择双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶[0089]在另一示例中，还可根据所述金属连接柱13的高度形成所电镀工艺或化学镀工艺于所述布线介质层161表面形成金属层，并对所述金属层进行刻蚀形成金属布线层162。这里需要说明的是，所述布线介质层161及所述金属布线层162的材[0117]焊球凸块17，位于所述第一重新布线层16远离所述第一半[0119]第二塑封材料层21，所述第二塑封材料层21塑封于所述第二半导体芯片19的外[0121]作为示例，所述第一重新布线层16及所述第二重新布线层12包括：布线介质层

人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论