集成电路封装-材料、方法与工艺 课件 第五章-chiplet集成异构

Chiplet集成异构1.Chiplet及其发展背景2.Chiplet集成方案3.Chiplet中的先进封装技术Chiplet及其发展背景01摩尔定律的失效与新摩尔定律的诞生摩尔定律是由英特尔创始人之一戈登

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摩尔（GordonMoore）提出来的。其内容为：集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。在当时，这一定律揭示了信息技术进步的速度。但是，进入新世纪后，受物理规律的限制，实现等比例缩减的代价变得非常高。在此之外，尽管目前出现了多内核处理器，但日常使用的应用软件无法利用如此强大的处理能力；而建设芯片工厂的天价成本也阻碍摩尔定律的延伸。戈登·摩尔本人也明确表示，摩尔定律只能再延续十年，在此之后，其延续在技术上将会十分困难，在他看来，摩尔定律已经走到尽头，集成电路产业内的一系列变革也将随之发生。当今业界的发展趋势不是一味地追求缩小器件的几何尺寸，而是倾向于提供更多的附加功能和特性，从而开辟全新的应用领域，为客户提供多元化服务及开发工具，实现超越摩尔定律的目标。基于Chiplet(芯粒)的集成技术作为一种可以延续摩尔定律的解决方案受到半导体产业的关注。该技术将传统的系统级芯片划分为多个单功能或多功能组合的“芯粒”，然后在一个封装内通过基板互连成为一个完整的复杂功能芯片。摩尔定律的失效与新摩尔定律的诞生

SoC技术 Chiplet技术设计创新：后摩尔时代的新星，Chiplet化繁为简SoC（系统级单芯片，SystemonaChip）是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。与SoC相反，Chiplet是将一块原本复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。Chiplet实际上是一种新的设计理念：硅片级别的IP重复使用。设计一个SoC系统级芯片，传统方法是从不同的IP供应商购买一些IP，软核、固核或硬核，结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。有了Chiplet概念以后，对于某些IP，就不需要自己做设计和生产了，而只需要买别人实现好的硅片，然后在一个封装里集成起来。Chiplet的设计理念，有助于提高芯片良率，提升设计效率，降低芯片的总成本。先进封装是实现Chiplet的前提要实现Chiplet的集成，至少尚有两个问题需要交由先进封装来解决：其一是芯片的I/O接口数量急需增加；其二是Chiplet之间需要进行稳固的互连与高效的信号传输。I/O接口已成为芯片小型化与算力密集化的制约因素之一芯片上数据的输入和输出(I/O)是计算芯片的命脉。处理器必须与外部世界进行数据的发送和接收。摩尔定律使业界的晶体管密度大约每2年增加2倍，但I/O数据的传输速率每4年才增加2倍，所以芯片需要容纳更多的通信或I/O点才能跟上晶体管密度的增加速度。此外，由于布线、焊盘与管脚所占据的尺寸难以缩减，I/O接口的数量会反过来制约芯片的尺寸。扇出型WLP可对I/O接口的位置进行灵活的重构，因此可提供更多的I/O接口数量。将SOC拆解为Chiplet意味着信号传输成为一大挑战单个硅片上的布线密度和信号传输质量远高于Chiplet之间，要实现Chiplet的信号传输，需要高密度的信号传输方式。2.5D和3D封装大幅拓宽了信号的垂直传输通路，故而可以成为解决这一问题的途径。2.5D封装技术已非常成熟，广泛应用于FPGA、CPU、GPU等芯片，2.5D封装也成为了Chipet架构产品主要的封装解决方案。3D封装能够帮助实现3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但3D封装的技术难度更高，目前主要有英特尔和台积电掌握3D封装技术并商用。信号传输速度落后于算力速度发展传统封装（以倒装为例）先进封装（以Fan-out

WLP和2.5D/3D为例）Fan-out

WLP2.5D/3D系统内存带宽低中高芯片能耗比低高高芯片厚度高低中芯片发热中低高封装成本低中高性能低中高形态平面、芯片之间缺乏高速互联多芯片、异质集成、芯片之间高速互联先进封装与传统封装简单对比先进封装是实现Chiplet的前提单片集成SoC开发时间：3-4年缺陷数：数百个多芯片集成SIP开发时间：2-3年缺陷数：数十个单独IP集成Chiplet开发时间：1-2年缺陷数：小于十个Chiplet设计的优势：更高的集成度与设计灵活性Chiplet可获得更高的集成度。通常来说，由于光刻掩膜版的尺寸限定在33mm*26mm，单个芯片的面积一般不超过800mm2，而Chiplet通过多个芯片的片间集成，可以在封装层面突破单芯片上限，进一步提高集成度。Chiplet能够提高芯片设计弹性，同时降低设计成本。SoC方案采用统一的工艺制程，导致SoC芯片上各部分要同步进行迭代。Chiplet芯片一般采用先进的封装工艺，将小芯片组合代替形成一个大的单片芯片，可以对芯片上的部分单元进行选择性迭代，迭代部分裸芯片后即可制作出下一代产品，加速产品上市周期。并且，Chiplet通过采用已知合格裸片进行组合，可以有效缩短芯片的研发周期及节省研发投入。同时Chiplet芯片通常集成应用较为广泛和成熟的芯片裸片，可以有效降低了Chiplet芯片的研制风险，从而减少重新流片及封装的次数，有效节省成本。良率（yield）与裸片面积的关系Chiplet设计的优势：更高的良率Chiplet能够显著提高大型芯片的良率。一般的芯片生产中，一片晶圆都会切割出很多裸片。对于有缺陷且无法“修复”的芯片，剔除就可以了。在同样的缺陷分布情况下，晶圆上的裸片越大（分割的数量越少），缺陷的影响就越大（剔除的面积就约大）。Chiplet方案通过将大芯片分成更小的芯片，将单一裸片面积做小，有效地提高了芯片良率。7nm方案下SoC和Chiplet成本等对比SoCChiplet晶圆成本（7nm）9350$9350$裸片尺寸（mm2）600600单一裸片尺寸600165每片晶元裸片数量96387缺陷率（/cm2）20%20%有效区域80%80%预计良率43%78%每片晶圆净裸片数量42300裸片成本224$31$合计裸片成本224$124$合计测试费用10$12$封装费用160$200$封装损失1%4%合计制造成本398$347$根据工艺制造良率模型:芯片的面积越大，良率越低，对应制造成本也越高。随着工艺演进，实现相同功能的情况下单芯片面积几乎不会缩小，而Chiplet合理地将不用功能有效划分到不同工艺节点的芯片上，可以有效降低成本。在SoC设计中，模拟电路、大功率I/Os等对制程并不敏感，并无使用高端制程的必要。因此，若将SoC中的功能模块划分为单独的Chiplet，针对其功能选择最为合适的制程，可以使芯片尺寸最小化，进而提高良率并降低成本。基于Chiplet设计的SoC还可对外采购具备特定功能的裸片（die）以节省自身的开发和验证成本。Chiplet设计的优势：低成本针对先进工艺，Chiplet更具成本优势Chiplet在14nm和5nm工艺下成本结构多芯粒集成在越先进的工艺下（如5nm）越具有显著的优势，例如，在800mm2面积的单片系统中，硅片缺陷导致的额外成本占总制造成本的50%以上。对于成熟工艺(14nm)，尽管产量的提高也节省了高达35%的成本，但由于D2D接口和封装的高成本(MCM：>25%，2.5D：>50%)，多芯片的成本优势减弱。Chiplet集成方案02Chiplet的主流集成方案Chiplet主流集成方案可分为两大门派基于功能划分到多个Chiplets，单个Chiplet不包含完整功能集合通过不同Chiplets组合封装实现不同类型的产品单个Chiplet包含较为独立完整的功能集合通过多个Chiplets级联获得性能的线性增长HuaweiLego架构采用computedie（compute+memoryinterface）和I/Odie组合的形式进行不同Chiplets功能拆解

AMDZen2/3架构采用CCD（compute）和CIOD（memoryinterface+I/O）组合的形式进行不同Chiplets功能拆解AppleM1Ultra通过Apple自研的封装技术UltraFusion来堆叠两颗M1Max芯片，使得两颗芯片之间拥有超过2.5TB/s带宽且极低延时的互联能力IntelSapphireRapids通过两组镜像对称的相同架构的buildingblocks，组合4个Chiplets，获得4倍的性能和互联带宽Chiplet中的SerDes互连电路结构Chiplet互连技术：串行互连串行互连技术（SerDes）具有IO数量少、传输距离远和速度快等优点，目前广泛应用于系统或者芯片之间的高速互连。传统的Ser-Des收发系统由编码-发送电路、传输线和接收-解码电路组成。在发送端，多路低速并行信号经过编码转换成高速串行信号，在接收端高速串行信号解码转换成并行信号。为了解决高速传输过程中信号在传输线中的衰减和干扰问题，发送电路一般需要增加前馈均衡（FFE）电路，接收电路则使用判决反馈均衡（DFE）电路或者连续时间线性均衡（CTLE）电路。与传统的Ser-Des技术应用场景不同，面向Chiplet的串行互连在一个封装体内完成，其传输距离要小很多。在短距离的互连中，信号在传输线中的衰减较少，因此在应用于Chiplet之间互连的Ser-Des电路中，可以简化均衡电路的设计，在一定传输速率下甚至不需要均衡电路，这可以降低每比特的传输能耗。Chiplet中的并行互连电路结构Chiplet互连技术：并行互连在硅基板进行Chiplet集成时，硅衬底上可以利用一般的集成电路工艺进行高密度、窄间距的布线，互连线资源丰富，这使得并行互连成为一个可能的选择。例如，HBM是一类已经被广泛接受的高带宽存储器，其数据I/O数可达到1024比特。此外，HBMI接口也是Chiplet集成中最常见的一种并行接口。此外，目前还有如Intel的AIB、ODSA的Bow和TSMC的LIPINCON等不同的并行接口用于Chiplet之间的并行互连。与并行接口相比，串行互连适应距离更远的传输，但其每比特的传输能耗更大，传输延时也更大。串行互连电路的设计难度大，但更容易在成本较低的有机基板上实现高性能的传输，制造成本更低。并行接口的互连密度高，一般需要在硅基板上实现，封装成本更高，并行信号之间存在较严重的干扰和信号完整性问题，每个输入接口的传输速率受到限制。其优点是设计复杂度低，每比特的传输能耗更低，传输延时小，尤其适合作为对于访问延时要求较高的存储类接口。Chiplet互连技术：互连接口与协议各种互连总线接口，不管是串行或者并行接口，相互之间并不兼容，Chiplet之间的互连尚缺乏一个广泛被接受的接口总线标准，这对于Chiplet技术的推广和使用形成一定的挑战。虽然Intel的AIB总线、ODSA的BoW总线或者OIF的USR与XSR都可以作为Chiplet之间的互连标准，但此类标准化工作在很大程度上局限于片间通信的物理层协议。在实际应用中，在物理层协议之上，往往还需要定义如数据链路、传输层和应用层等，使互连标准能够满足各种高速数据传输应用和数据一致性的需求。仅考虑物理层协议，并行互连总线和串行互连总线属于不同的技术路线，电路实现方式差异较大，如果总线接口标准能够实现串行与并行互连的融合，更加有利于标准的推广。此外，HBMI已经在事实上具有标准接口的地位，新的互连总线标准能否兼容HBM当前与未来的版本（并在修改配置的情况下支持DDR，LVDS等广泛使用的接口），也将影响其通用性。在没有一个行之有效的标准之前，采用AIB或者其他常用接口（如串行的PCIe接口）进行Chiplet设计，也是推动Chiplet技术前进的一种可能选择，尽管这些协议的互连性能将受到一定的限制，难以充分发挥Chiplet技术的潜在优势。Chiplet芯片设计流程基于Chiplet技术的芯片可以看作是高性能SoC芯片的另一种实现方式，即将一枚传统SoC芯片应实现的功能交由各个Chiplet联合完成，并最大程度保证整个Chiplet系统的性能。因此，在Chiplet芯片的设计流程中，首先要解决的问题是Chiplet的功能分割，亦即确定各个Chiplet组件应当实现的功能。互连是Chiplet设计中的另一个核心问题，Chiplet的互连主要通过中介层（Interposer）完成。设计过程中需要首先需要对Chiplet之间的Interposer互连方案进行建模，并提取互连结构的各项性能参数。在此基础上进行Chiplet-Interposer方案的优化分析。在完成Chiplet功能分割和互连性能评估后，方可分别开始设计Chiplet芯片和Interposer互连电路，这个过程可以采用现有的EDA工具和设计方法。完成Chiplet和Interposer的设计后，分别提取Chiplet和Interposer的电学参数，根据设计需求，进行全系统的时序分析、电源网络分析以及设计可靠性等分析。最后，还需进行性能、功耗和面积的优化分析（PPA分析），确认芯片符合要求后进行核签（Signoff）Chiplet中的先进封装技术03垂直3D封装三维封装是将多个芯片垂直连接的一系列方法的统称，硅通孔封装技术（TSV）作为主流方案得到了迅猛发展。硅通孔技术(TSV)是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。扇出型（Fan-out）封装Fan-out封装是与扇入型封装（fan-in）相对的一种先进封装工艺，引脚的扇出增加了I/O接口数量，有利于实现多功能芯片的组合。CoWoS封装CoWoS封装是结合了Fan-out和3D封装的一种更先进的封装形式，垂直封装通过TIV实现层与层之间的互联，使封装之后的芯片可实现更多功能，同时减少能耗。Chiplet中的先进封装技术3D封装叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储-器(NOIUNAND)及SDRAM的叠层封装。3D封装的形式填埋型：即将元器件填埋在基板多层布线内或填埋、制作在基板内部。有源基板型：用硅圆片集成(waferscaleintegra-tion，WSI)技术做基板时，先采用一般半导体IC制作方法作一次元器件集成化，形成有源基板，然后再实施多层布线，顶层再安装各种其他IC芯片或元器件，实现3D封装。这一方法是人们最终追求并力求实现的一种3D封装方法。叠层型：将两个或多个裸芯片或封装芯片在垂直芯片方向上互连形成3D结构。填埋型3D封装填埋型3D封装，即将元器件填埋在基板多层布线内或填埋、制作在基板内部。图中所示为在各类基