CN115148262B 半导体装置及连续读出方法 （华邦电子股份有限公司）

US2012163088A1,2012.06.28本发明提供一种半导体装置及抑制由预充电时间增加引起的预充电电压的变动的连续读方法包括以下步骤：向与位线连接的晶体管(BLCLAMP)的栅极施加第一电压(VCLMP1+Vth)，经由晶体管(BLCLAMP)向位线供给电压而开始位时间经过了一定时间时，向晶体管(BLCLAMP)的栅极施加比第一电压低的第二电压(VCLMP1+2在由施加所述第一电压引起的预充电时间经过了一定时间所述页的连续读出包括：将从存储单元阵列的选择页读出的数据保持于所述锁存电路中，对保持于所述其他锁存电路中的数据进行错误检所述读出部件包括经由位线连接于存储单元阵列的页缓冲器/读所述页缓冲器/读出电路包括用于向位线供给预充电电压的晶所述页缓冲器/读出电路在进行位线的预充电时，向所述晶体管的栅极施加第一电压3所述读出部件在进行连续读出时，在输出所述其他锁存电路的数据的所述读出部件在进行连续读出时，在保持于所述其他锁存电路4功能(突发读出功能(burstreadfunction))。页缓冲器(能够输出另一个锁存器中所保持的数据。日本专利6744950号公开了一种实现连续读出的[0003]在图1中示出搭载了在芯片上(onchip)的错误检测纠正(ErrorCheckingandCorrection，ECC)功能的NAND型闪速存储器的概略结构。闪速存储器包括：包含NAND串冲器/读出电路20包括保持读出数据或输入数据的两个锁存器(latch)L1、L2(一个锁存器入输出电路50之间进行高速缓存单元的双向的存储单元阵列10读出的页P0的数据保持于锁存器L1的高速缓存C0、高速缓存C1(P0C0，外部时钟信号ExCLK同步地从输入输出电路50输出锁存器L2的高速缓存C1的数据，在此期5[0007]日本专利6744950号中，为了使外部时钟信号ExCLK的频率最大化来实现高速读发明人在先前的申请(日本专利特愿2020_074503号常的读出时或高速频率的连续读出时的预充电时间，TPR_ADD是低速频率的连续读出时的超所示那样以低速频率进行读出的情况下，预充电时间TPR_NORMAL+TPR_ADD比通常的预充电时间678[0077]图6是表示本发明的实施例的NAND型闪速存储器的结构的图。本实施例的闪速存9[0078]存储单元阵列110例如具有沿列方向配置的m个存储区块BLK(0)、BLK(1)、…BLK栅极分别连接于选择栅极线。字线选择电路160基于行地址信息Ax经由选择栅极线驱动位[0082]锁存器L1的节点SLR1、节点SLS1分别经由晶体管CACHE连接于锁存器L2的节点VG的栅极连接于晶体管DTG的S/D。电压供给节点V1经由晶体管BLPRE连接于读出节点SNS。电压供给节点V1在对位线进行预充电时供给内部供给电压Vdd，在将锁存器L1重置时供给[0084]字线选择电路160及列选择电路180根据行地址信息Ax及列地址信息Ay来选择页点SNS充电为Vdd电平。接着，向晶体管BLCLAMP的栅极施加电压VCLMP1+Vth(Vth是晶体管线GBLo经由晶体管YBLo电连接于虚拟电源VIRPWR的过对例如用于控制读出动作的时机的内部时钟信号进行计数来测参照表示进行从锁存器L1向锁存器L2的数据传送的标志而判定为能够进行锁存器L1的重过最佳的预充电时间TPR_NORMAL的情况下(S120)，控制器150将晶体管BLCLAMP的栅极电压降的供给而在位线中生成的预充电电压也限制在[0092]图10表示设定了最佳的α时的预充电电压的转变。在超过了用于获得最佳的预充电电压VPR_NORMAL的最佳的预充电时间TPR_NORMAL的预充电时间TPR_NORMAL+TPR_ADD中获得的预充电BLCLAMP的栅极电压设为VCLMP2+Vth，将VCLMP2设为读出电压(处于VCLMP1＞VCLMP2的关VPR_NORMAL大致相等，因此可在将选择位线的电荷放电时使选择位线的电位充分地降低至比节点BLS进行再充电，使这些节点的电压恢复至锁存器L1的重置前的预充电状态。在时刻管BLCLAMP的栅极电压从VCLMP1+Vth降低至VCLMP1+Vth_α,防止位线的预充电电压从最佳[0103]对本发明的优选的实施方式进行了详述，但本发明并不能够在权利要求所记载的本发明的主旨的范围