【答案】《数字逻辑与集成电路设计(ASIC设计)》(电子科技大学)章节期末中国大学慕课答案

2.数字逻辑电路设计基础数字逻辑电路设计基础单元测验1.单选题：已知逻辑函数F=A·(B+C)+C·D,它的反函数F'应为（）。

选项：

A、A'·(B'+C')+C'·D'

B、(A'+B'·C')·(C'+D')

C、(A'+B'·C')·(C'+D')

D、A+(B·C)·(C+D)

E、(A+B·C)·(C+D)

F、(A'+B'·C')·(C'+D')

G、A+B·C·(C+D)

H、A'+(B'·C')·(C'+D')

答案：【(A'+B'·C')·(C'+D')】2.单选题：已知逻辑函数F=A·(B+C)+C·D,它的对偶函数FD应为()。

选项：

A、(A+B·C)·(C+D)

B、A+B·C·(C+D)

C、(A'+B'·C')·(C'+D')

D、A'+(B'·C')·(C'+D')

E、A'·(B'+C')+C'·D'

F、(A'+B'·C')·(C'+D')

G、A+(B·C)·(C+D)

答案：【(A+B·C)·(C+D)】3.单选题：某异步串行数字通信系统采用偶校验进行检错，则当数字信息为10110101时校验位应为（）。

选项：

A、1

B、0

C、x

D、z

答案：【1】4.单选题：某集成电路芯片相关参数如下所示。当电路前后级都是该芯片时，其高电平噪声容限和扇出系数分别应是（）。

选项：

A、0.98,12.5

B、1.35,10

C、1.35,12.5

D、0.98,10

答案：【1.35,10】5.单选题：对于一个满量程为5V的10-bit单极性模/数转换器来说，若输出的二进制数字量为1000000000，则其输入模拟电压应为（）V。

选项：

A、2.5

B、3.6

C、5.0

D、4.2

答案：【2.5】6.单选题：在七进制系统中，36+22=（）。

选项：

A、61

B、58

C、43

D、77

答案：【61】7.单选题：某8-bit单极性DAC输出最大电压为5.1V，则输入为00100000时输出电压为（）V。

选项：

A、0.64

B、0.32

C、0.1

D、0.51

E、0.2

F、0.5

答案：【0.64】8.单选题：等式“51/4=12”在（）进制系统中成立。

选项：

A、7

B、5

C、8

D、16

E、32

F、11

答案：【7】9.单选题：若A门的参数为VOLmax=0.33V，VOHmin=3.85V，VILmax=1.35V，VIHmin=3.0VB门的参数为VOLmax=0.5V，VOHmin=2.7V，VILmax=0.8V，VIHmin=2.0V，则A门驱动B门时，高电平噪声容限为（）V。

选项：

A、1.85

B、0.17

C、1.15

D、0.55

E、1

F、2.2

G、3.35

答案：【1.85】10.单选题：A=00101000和B=01011001为两个8421BCD码，则A+B的结果为()。

选项：

A、10000001

B、10000111

C、01110001

D、01110111

E、11111111

F、10000011

答案：【10000111】11.单选题：已知带符号的二进制数X1=+1110，X2=-1011，则[X2-X1]补=（）。（”[]补”表示8位二进制补码）

选项：

A、11100111

B、11111101

C、11101111

D、00011001

答案：【11100111】12.单选题：已知逻辑函数F(A,B,C,D)=∑m(2,3,5,8,9,14,15)+∑d(0,10,11,13)，则其最简与或式为F=（）。

选项：

A、AB’+AC+B’C+BC’D

B、AB’+AC+B’C+B'D'+BC’D

C、A'B'C+ABC+AB'C'+A'BCD

D、AB’+AC+B’C+A'BC’D

答案：【AB’+AC+B’C+BC’D】13.单选题：某逻辑电路的最简与或表达式为F=AB’+AC+B’C+BC’D，则该最简与或式的反函数为F’=（）。

选项：

A、(A’+B)(A’+C’)(B+C’)(B’+C+D’)

B、(A+B‘)(A+C)(B’+C)(B+C‘+D)

C、(A’+B’)(A’+C’)(B‘+C’)(B’+C’+D’)

D、(A+B)(A+C)(B+C)(B+C+D)

答案：【(A’+B)(A’+C’)(B+C’)(B’+C+D’)】14.单选题：某CPU支持315条指令，则其机器指令中的操作码字段至少应该占（）个bit。

选项：

A、9

B、8

C、7

D、10

E、16

F、6

G、5

答案：【9】15.单选题：三态门的“三态”是指其输出可能为(）这三种状态之一。

选项：

A、0，1，高阻

B、0，1，不定

C、1，高阻，不定

D、0，高阻，不定

E、0，1，低阻

F、0，低阻，不定

G、1，低阻，不定

答案：【0，1，高阻】16.单选题：若甲门参数为VOLmax=0.5V，VOHmin=2.7V，VILmax=0.8V，VIHmin=2.0V，乙门参数为VOLmax=0.33V，VOHmin=3.84V，VILmax=1.35V，VIHmin=3.15V，下列关于噪声容限的说法中错误的是()。

选项：

A、甲门能驱动乙门

B、甲门能驱动甲门

C、乙门能驱动乙门

D、乙门能驱动乙门

答案：【甲门能驱动乙门】17.单选题：数字逻辑电路中，能用于实现任意电路的门电路集合通常被称为“完全集”。下面不属于完全集的是（）。

选项：

A、{OR,NOT}

B、{AND,NOT}

C、{OR,AND}

D、{NOR}

答案：【{OR,AND}】18.单选题：对二进制数(1100101001110100)2进行移位操作，则（）两位后结果是(1111001010011101)2。

选项：

A、循环左移

B、循环右移

C、逻辑右移

D、逻辑左移

E、算术右移

F、算术左移

答案：【算术右移】19.单选题：某偶校验系统中，校验位为“1”说明（）。

选项：

A、发送的信息位中共有奇数个“1”

B、发送的信息位中共有偶数个“1”

C、发送的信息位中共有奇数个“0”

D、发送的信息位中共有奇数个“0”

答案：【发送的信息位中共有奇数个“1”】20.单选题：已知两个逻辑函数F1=∑ABC(1,4,7),F2=∑ABC(2,4)。则F1·F2=∑ABC()。

选项：

A、1,2,4,7

B、1,4,7

C、2,4

D、4

答案：【4】21.单选题：ADC芯片的主要参数指标包括分辨率、转换速率、转换精度/转换误差、输入电压范围、输出数据格式、参考电源电压等。对于满量程5V的4位ADC来说，其分辨率是（）。

选项：

A、5

B、1.25

C、0.625

D、0.3125

答案：【0.3125】22.单选题：十进制数(2476)10的8421BCD码应该是（）。

选项：

A、0000100110101100

B、0101011110101001

C、0010010001110110

D、0000110101111010

答案：【0010010001110110】23.单选题：二进制数(10010111)2与(01101100)2经过算术逻辑单元相加后，表征结果状态的符号标志SF和进位标志CF分别应该是（）。

选项：

A、0，0

B、0，1

C、1，0

D、1，1

答案：【0，1】24.单选题：数字逻辑电路中，能实现相同的输出与输入逻辑关系的门电路通常被称为“等效门”。下面与（NAND门）等效的是（）。

选项：

A、

B、

C、

D、

答案：【】25.单选题：n个变量的逻辑函数，其全部最小项之和等于（）。

选项：

A、0

B、1

C、n

D、n+1

答案：【1】26.单选题：已知逻辑函数F(A,B,C,D)=∑m(2,4,5,7,12,14)，则其反函数F’(A,B,C,D)=ΠM()。

选项：

A、0,1,3,6,8,9,10,11,13,15

B、2,4,5,7,12,14

C、15,14,12,9,7,6,5,4,2,0

D、13,11,10,8,3,1

答案：【2,4,5,7,12,14】27.单选题：某奇校验系统中，校验位为“1”说明发送的信息位中共有奇数个“1”。

选项：

A、正确

B、错误

答案：【错误】28.单选题：卡诺图中，两个相邻的最小项至多只有一个变量互反。

选项：

A、正确

B、错误

答案：【正确】29.单选题：A0=A

选项：

A、正确

B、错误

答案：【正确】30.单选题：无关项和约束项都不影响电路功能。

选项：

A、正确

B、错误

答案：【错误】31.单选题：8-bit二进制补码系统中，若A=10011001，B=01011001，则A-B运算结果一定溢出。

选项：

A、正确

B、错误

答案：【正确】32.单选题：采用奇偶校验电路可以发现代码传送过程中的所有错误。

选项：

A、正确

B、错误

答案：【错误】33.单选题：二进制数的基本运算规则是“逢二进一”，所以1+1=10。

选项：

A、正确

B、错误

答案：【正确】34.单选题：CMOS门电路的输入可悬空当作逻辑“0”使用。

选项：

A、正确

B、错误

答案：【错误】35.单选题：只用或非门就可以实现与、或、非这三种基本的逻辑运算。

选项：

A、正确

B、错误

答案：【正确】36.单选题：在数字电路中，逻辑功能相同的TTL门和CMOS门总是可以互相替代使用。

选项：

A、正确

B、错误

答案：【错误】37.单选题：“0”的补码只有一种形式。

选项：

A、正确

B、错误

答案：【正确】38.单选题：在数字电路中，晶体三极管一般应该工作在截止态或饱和态。

选项：

A、正确

B、错误

答案：【正确】39.单选题：数字电路的输出只可能有“0”和“1”两种状态。

选项：

A、正确

B、错误

答案：【错误】40.单选题：(30.25) 十进制 = (11110.01) 二进制

选项：

A、正确

B、错误

答案：【正确】41.单选题：BCD码指用4位二进制表示的十进制。

选项：

A、正确

B、错误

答案：【错误】3.硬件描述语言基础硬件描述语言基础单元测验1.单选题：以下Verilog代码最有可能描述的是（）。always@(*)beginy=0;if(sel==0)y=a;elsey=b;end

选项：

A、锁存器

B、多路复用器

C、比较器

D、计数器

E、触发器

F、桶形移位器

G、多路选择器

H、加法器

I、比较器

答案：【多路复用器】2.单选题：如果信号a位宽为2，信号b位宽为3位，以下Verilog代码中信号y最合理的位宽应该是（）。assigny={a,b};

选项：

A、2

B、3

C、4

D、5

答案：【5】3.单选题：HDL语言支持多种设计描述风格，以下错误的是（）。

选项：

A、器件描述

B、结构描述

C、数据流描述

D、行为描述

答案：【器件描述】4.单选题：在Verilog语言中，时钟clk信号的下降沿可以表示为（）。

选项：

A、posedgeclk

B、negedgeclk

C、clk=’1’

D、clk=’0’

答案：【negedgeclk】5.单选题：以下Verilog代码最有可能描述的是（）。assign{c,d}=a+b;

选项：

A、与操作

B、全加器

C、半加器

D、或操作

答案：【半加器】6.单选题：以下Verilog代码中信号c的位宽最有可能是（）。assignc=&a

选项：

A、0

B、1

C、2

D、3

答案：【1】7.单选题：以下Verilog代码最有可能描述的是（）。assignc=d？a：b;

选项：

A、乘法器

B、加法器

C、多路选择器

D、分频器

E、计数器

F、触发器

G、锁存器

H、多路复用器

I、移位寄存器

J、比较器

答案：【多路选择器】8.单选题：以下Verilog代码最有可能描述的是（）。always@(posedgeclk)beginif(reset==0)y＜=0;elsey＜=a;end

选项：

A、计数器

B、触发器

C、锁存器

D、移位寄存器

E、分频器

F、加法器

G、多路选择器

H、比较器

答案：【触发器】9.单选题：用Verilog语言描述信号a不等于b，应该写为（）。

选项：

A、a!=b

B、a~=b

C、ab

D、ab

答案：【a!=b】10.单选题：以下Verilog代码描述了一个触发器，横线空格处中的数值最有可能是（）。moduledff_sync_reset(data,clk,reset,q);inputdata,clk,reset;outputq;regq;always@(posedgeclk)if(~reset)beginq＜=1'b;endelsebeginq＜=data;endendmodule

选项：

A、0

B、1

C、x

D、z

答案：【0】11.单选题：按以下Verilog代码描述，如果当前输出为00001000，当enable=1且reset=1时，则输出out最有可能为（）。moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)out＜=8'b0000_0001;elseif(enable)out＜={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endmodule

选项：

A、0000_0000

B、0000_0001

C、0000_1000

D、0001_0000

E、0000_0100

答案：【0000_0001】12.单选题：下列关于VerilogHDL语法，描述正确的是()。

选项：

A、非阻塞赋值语句用于描述同时执行，而阻塞赋值语句用于描述顺序执行

B、只有reg型变量能够被赋值

C、不支持循环移位运算符

D、只有部分语句能够真正描述硬件行为

答案：【只有部分语句能够真正描述硬件行为】13.单选题：以下Verilog代码最有可能描述的是（）。assignc=!(a&b);

选项：

A、与门

B、或门

C、与非门

D、或非门

E、异或门

F、同或门

G、非门

答案：【与非门】14.单选题：以下Verilog代码最有可能描述的是（）。assignc=!(a^b);

选项：

A、异或门

B、或非门

C、同或门

D、或门

E、与非门

F、与门

G、非门

答案：【同或门】15.单选题：为下面电路模块circuit(X,CLK,Y)编写的测试平台（testbench）代码段中，缺失的语句最可能是（）。moduletbforcircuit();regXi=0,CLKi=0;wireYi;circuit(Xi,CLKi,Yi);always#3Xi=~Xi;;initial#1000$finish;endmodule

选项：

A、always#4CLKi=~CLKi;

B、initial#4CLKi=~CLKi;

C、always#4Yi=~Yi;

D、initial#4Yi=~Yi;

E、always#4CLK=~CLK;

F、initialCLK=~CLK;

G、always#4Y=~Y;

H、initial#4Y=~Y;

答案：【always#4CLKi=~CLKi;】4.数字逻辑电路设计方法数字逻辑电路设计方法单元测验（组合部分）1.单选题：某4-bit串行进位加法器电路中，X3~0为输入，Y3~0为输出。以下说法错误的是（）。

选项：

A、输出信号Y3=∑x3x2x1x0(14,15)=X3X2X1X0’+X3X2X1X0

B、输出信号Y3的标准积之和表达式存在静0冒险

C、输出信号Y3=X3X2X1，该表达式不存在静态冒险

D、若电路存在约束条件：X3’X2X1’X0+X3’X2X1X0’+X3’X2X1X0+X3X2’X1’X0’+X3X2’X1’X0+X3X2’X1X0’=0则输出信号Y3=X2X1，该表达式也不存在静态冒险

E、当输入X3X2X1X0=0011或1001时，输出Y3Y2Y1Y0=0011

F、当输入X3X2X1X0=0111或1111时，输出Y3Y2Y1Y0=0111

答案：【输出信号Y3的标准积之和表达式存在静0冒险】2.单选题：某电路输入2-bit信号X（X1X0）为二进制原码，输出2-bit信号Y（Y1Y0）的含义由1-bit模式选择信号S定义。以下真值表正确的是（）。

选项：

A、

B、

C、

D、

答案：【】3.单选题：下面基于3-8译码器搭建的电路，其输出信号的逻辑表达式应该是（）。

选项：

A、Y1=∑X2x1x0(2,3,7)Y0=∑X2x1x0(1,2,5,6)

B、X0=AX1=BX2=C

C、Y1=ΠX2x1x0(2,3,7)Y0=ΠX2x1x0(1,2,5,6)

D、G1=1G2A=0G2B=0

答案：【Y1=∑X2x1x0(2,3,7)Y0=∑X2x1x0(1,2,5,6)】4.单选题：图示电路的逻辑表达式Y=（）。

选项：

A、(A+B’+C)(A+C’)(A’+C’)

B、AB’C+AC’+A’C’

C、(A⊕B’⊕C)(A⊕C’)(A’⊕C’)

D、(A+B+C)(A+C’)(A’+C’)

E、(A⊙B’⊙C)(A⊙C’)(A’⊙C’)

答案：【(A+B’+C)(A+C’)(A’+C’)】5.单选题：图示电路在输入为（）时可能会产生（）型静态冒险，

选项：

A、AB=01时C发生变化或者BC=11或01时A发生变化，静”0“

B、AB=01时C发生变化或者BC=01时A发生变化，静”0“

C、AB=11时C发生变化或者BC=11时A发生变化，静”0“

D、AB=01时C发生变化或者BC=11或01时A发生变化，静”1“

E、AB=01时C发生变化或者BC=11时A发生变化，静”1“

F、AB=01时C发生变化或者BC=01时A发生变化，静”1“

答案：【AB=01时C发生变化或者BC=11或01时A发生变化，静”0“】6.单选题：设计一个1位8421BCD码（用B3B2B1B0表示）转1位余3码（用Y3Y2Y1Y0表示）的电路，对于输出信号Y3，下面错误的是（）。

选项：

A、用4比特加法器实现

B、由卡诺图化简得：Y3=B3+B2B0+B3B1

C、用3-8译码器实现

D、用双4选1多路选择器实现

E、用4选1多路选择器实现

F、Y3永远为1

G、Y3永远为0

答案：【Y3永远为1】7.单选题：某组合逻辑电路的输入A、B、C和输出F的波形如下所示，该电路的标准积可表示为（）。

选项：

A、F=ΣABC(2,4,5,6)

B、F=ΣABC(1,2,4,7)

C、F=ПABC(0,3,5,6)

D、F=ПABC(2,5,6,7)

答案：【F=ПABC(0,3,5,6)】8.单选题：以下Verilog代码最有可能描述的是（）。modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount＜=0;out＜=0;endelsebeginif(count==5)begincount＜=0;out＜=~out;endelsecount＜=count+1;endendendmodule

选项：

A、5分频电路

B、6分频电路

C、10分频电路

D、12分频电路

答案：【12分频电路】9.单选题：以下Verilog代码最有可能描述的是（）。moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(a>b),a_eq_b=(a==b),a_lt_b=(aendmodule

选项：

A、全加器

B、比较器

C、奇偶校验器

D、多路复用器

E、半加器

答案：【比较器】10.单选题：设所有信号位宽全部为1，以下Verilog代码最有可能描述的是（）。notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel);andU_andb(bsel,b,sel);orU_or(y,asel,bsel);

选项：

A、多路复用器

B、多路选择器

C、奇偶校验器

D、加法器

E、比较器

答案：【多路复用器】11.单选题：以下逻辑电路，不存在静态冒险的是()。

选项：

A、F=B'C'+AC+A'B+BC+AB'+A'C'

B、F=A'C'+BC+AB'

C、F=B'C'+AC+A'B

D、F=A'C'+BC+AB'+A'B

答案：【F=B'C'+AC+A'B+BC+AB'+A'C'】12.单选题：为实现“BCD码（B3B2B1B0）转换为余3码（Y3Y2Y1Y0）”功能，下面说法错误的是（）。

选项：

A、基于4bit加法器的实现电路

B、基于4选1多路选择器实现Y3功能的电路

C、Y3=B3+B2B0+B3B1

D、Y3=∑m（5,6,7,8,9）+∑d（10,11,12,13,14,15）

E、Y3=∑m（1,5,6,7,8,9）+∑d（10,11,12,13,14,15）

F、Y3=B3+B2B0+B3'B1'

G、Y3=∑m（5,6,7,8,9）+∑d（11,12,13,14,15）

答案：【Y3=∑m（1,5,6,7,8,9）+∑d（10,11,12,13,14,15）】13.单选题：关于下面电路特性的描述，正确的是（）。

选项：

A、该电路不存在任何静态冒险。

B、当AB=01，C变化时存在静态“0”冒险。

C、当BC=11或01，A变化时存在静态“0”冒险

D、当BC=11或01，A变化时存在静态“1”冒险

E、当AB=01，C变化时存在静态“1”冒险。

F、当AC=11，B变化时存在静态“0”冒险。

G、当AC=11，B变化时存在静态“1”冒险。

H、当BC=00，A变化时存在静态“1”冒险

I、当BC=00，A变化时存在静态“0”冒险

答案：【当AB=01，C变化时存在静态“0”冒险。】14.单选题：某电路输入为4位二进制数X3X2X1X0，其输出F1、F2分别定义为：*当X3X2X1X0取值是4的倍数时，F1输出为1，否则F1输出为0*当X3X2X1X0取值为9~13（包括9和13）中的任意值时，F2输出为1，否则F2输出为0。下面基于2个3-8译码器和简单逻辑门实现上述功能的电路设计中，正确是（）。

选项：

A、

B、

C、

D、

E、

答案：【】15.单选题：下面关于组合电路中静态冒险的说法，正确的是（）。

选项：

A、静态冒险产生的根本原因是同一信号经电路中不同延迟的多条路径之后又汇聚在同一个门。

B、静态冒险产生的根本原因是信号经过了电路中延迟最大的路径。

C、静态冒险产生的根本原因是信号经过了电路中延迟最小的路径。

D、静态冒险产生的根本原因是卡诺图中有相邻的圈。

E、通过增加冗余门，覆盖卡诺图图中相邻圈的边界，可以消除静态冒险。

F、在组合电路输出端增加触发器，可以消除绝大部分的静态冒险。

答案：【静态冒险产生的根本原因是同一信号经电路中不同延迟的多条路径之后又汇聚在同一个门。】16.单选题：下图给出了一个由双4选1多路选择器（功能见表）和1个反相器搭建的电路，其输入为3-bit信号X（X2X1X0），输出为2-bit信号Y（Y1Y0）。下面说法中，正确的是（）。

选项：

A、Y1(X2X1X0)=∑m(1,2,3,7)

B、Y1(X2X1X0)=X2’X1’X0+X2’X1X0’+X2’X1X0+X2X1X0

C、Y0(X2X1X0)=∑m(1,2,4,7)

D、Y0(X2X1X0)=X2’X1’X0+X2’X1X0’+X2X1’X0’+X2X1X0

E、Y0(X2X1X0)=∑m(1,2,4,5,7)

F、Y0(X2X1X0)=∑m(1,2,3,7)

G、Y1(X2X1X0)=∑m(1,2,4,7)

H、Y1(X2X1X0)=∑m(1,2,4,5,7)

I、Y1(X2X1X0)=X2’X1’X0‘+X2’X1X0’+X2’X1X0+X2X1X0’

J、Y0(X2X1X0)=X2X1’X0+X2’X1X0’+X2X1’X0’+X2X1X0

答案：【Y1(X2X1X0)=∑m(1,2,3,7)】数字逻辑电路设计方法单元测验（时序部分）1.单选题：3个D触发器构成的扭环计数器，无效状态数是（）个。

选项：

A、1

B、2

C、3

D、4

答案：【2】2.单选题：分析下面基于移位寄存器74x194搭建的电路，以下描述正确的是（）。

选项：

A、F=(Q0Q1+(Q2⊕Q3))’，Load为0时该电路为11进制计数器

B、F=(Q0Q1+(Q2⊕Q3))’，Load为0时该电路为10进制计数器

C、F=(Q0Q1+(Q2⊙Q3))’，Load为0时该电路为10进制计数器

D、F=((Q0+Q1)(Q2⊙Q3))’，Load为0时该电路为10进制计数器

E、F=((Q0+Q1)+(Q2⊕Q3))’，Load为0时该电路为10进制计数器

F、F=(Q0Q1+(Q2⊙Q3))’，Load为0时该电路为11进制计数器

G、F=((Q0+Q1)(Q2⊙Q3))’，Load为0时该电路为11进制计数器

H、F=((Q0+Q1)+(Q2⊕Q3))’，Load为0时该电路为11进制计数器

答案：【F=(Q0Q1+(Q2⊕Q3))’，Load为0时该电路为11进制计数器】3.单选题：下面描述的是一个（）型状态机。

选项：

A、Moore（摩尔）

B、Mealy（米利）

C、可能是Moore（摩尔）或者Mealy（米利）

D、以上都不对

答案：【Moore（摩尔）】4.单选题：下面状态转换表描述了一个具有6个状态的时序逻辑电路，M为输入控制信号，Y为输出。下面描述错误的是().

选项：

A、

B、

C、

D、

E、该电路存在无用状态，需要进行自启动设计

F、该电路不存在无用状态，无需自启动功能

G、Y=Q2nQ1n’Q0n

H、Y=Q2n‘+Q1n+Q0n’

答案：【该电路不存在无用状态，无需自启动功能】5.单选题：下面描述的是一个（）型状态机。

选项：

A、Moore（摩尔）

B、Mealy（米利）

C、可能是Moore（摩尔）或者Mealy（米利）

D、以上都不对

答案：【Mealy（米利）】6.单选题：已知如下状态转移图，下面下划线处最有可能的Verilog代码是（）。modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;……always@(inorstate)case(state)……S2:beginif(in)beginnext_state=S2;；endelse……end……

选项：

A、out=1

B、out=0

C、in=0/out=0

D、in=1/out=1

E、in=1/out=0

F、in=0/out=1

答案：【out=0】7.单选题：6位移位寄存器构成的环形计数器，有（）个有效状态；若构成扭环形计数器，则有（）个有效状态。

选项：

A、6，12

B、6，6

C、12，12

D、12，24

E、24，24

F、36，36

答案：【6，12】8.单选题：若用移位寄存器方式设计一个周期序列发生器产生序列10011，至少需要()个D触发器。

选项：

A、3

B、4

C、5

D、6

E、2

F、8

答案：【3】9.单选题：某电路由加法计数器和多路复用器组成。下面说法正确的是（）。

选项：

A、LD_L信号的卡诺图为

B、设电路初始状态Q3Q2Q1Q0为”0000”，则后续10个时钟周期Q3Q2Q1Q0的变化顺序为：0000->0001->0010->0011->0100->0101->0110->0111->1000->1001->1010

C、设电路初始状态Q3Q2Q1Q0为”0000”，则后续10个时钟周期Q3Q2Q1Q0的变化顺序为：0000->0001->0010->0011->0100->0101->0110->0111->1101->1110->1111

D、该电路不具备自启动能力

E、该电路不存在无效状态，因而无需自启动能力

F、设电路初始状态Q3Q2Q1Q0为”0000”，则后续10个时钟周期Q3Q2Q1Q0的变化顺序为：0000->0001->0010->0011->0100->0101->0110->0111->1110->1111->0000

答案：【LD_L信号的卡诺图为】10.单选题：某串行序列检测器功能如下所示：当输入信号X中出现‘10001’时，输出信号Z产生一个持续1个时钟周期的’0’，否则Z输出保持为’1’。输入x=00101000100011100010……输出z=11111111011101111101……设s0~s5表示状态，cstate表示当前状态，nstate表示下一状态。时钟clk上升沿有效，复位信号rst_n低电平有效。下面描述错误的是（）。

选项：

A、该电路的Moore型状态转移图为：

B、该电路的Mealy型状态转移图为：

C、下面的Verilog代码段可用于产生下一状态nstate：always@(*)beginnstate=cstate;case(cstate)s0:if(x)nstate=s1;s1:if(!x)nstate=s2;s2:if(!x)nstate=s3;elsenstate=s1;s3:if(!x)nstate=s4;elsenstate=s1;s4:if(!x)nstate=s0;elsenstate=s5;s5:if(!x)nstate=s2;elsenstate=s1;endendcaseend

D、下面的Verilog代码段可用于产生输出z：always@(*)if（cstate==s5）z=0；

E、下面的Verilog代码段可用于完成状态跳转：always@(posedgeclk)//时序电路部分描述beginif(!rst_n)cstate＜=0;elsecstate＜=nstate;end

答案：【该电路的Mealy型状态转移图为：】11.单选题：已知如下状态转移图，下面下划线处最有可能的Verilog代码是（）。modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(*)case(state)……S2:beginif(in)next_state=;elsenext_state=S0;end……

选项：

A、S0

B、S1

C、S2

D、10

E、00

F、01

G、0

H、1

答案：【S2】12.单选题：以下Verilog代码最有可能描述的是（）。always@(posedgeclk)beginif(reset)out＜=8'b0;elseif(enable)out＜=out+1;end

选项：

A、计数器

B、分频器

C、移位寄存器

D、锁存器

E、多路复用器

F、比较器

G、触发器

H、序列产生器

I、序列检测器

J、桶形移位器

K、多路选择器

L、加法器

M、乘法器

N、比较器

O、奇偶校验器

答案：【计数器】13.单选题：以下Verilog代码最有可能描述的是（）。always@(posedgeclk_in)if(reset)beginclk_out＜=1'b0;endelseif(enable)beginclk_out＜=!clk_out;end

选项：

A、分频器

B、计数器

C、序列检测器

D、触发器

E、锁存器

F、多路选择器

G、比较器

H、移位寄存器

I、桶形移位器

J、乘法器

K、加法器

L、奇偶校验器

M、序列产生器

N、多路复用器

答案：【分频器】14.单选题：以下Verilog代码最有可能描述的是（）。moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA＜=B;B＜=C;C＜=D;D＜=E;endendendmodule

选项：

A、同步复位的移位寄存器

B、异步复位的移位寄存器

C、同步置位的移位寄存器

D、异步置位的移位寄存器

答案：【异步复位的移位寄存器】15.单选题：已知如下状态转移图，下面下划线处最有可能的Verilog代码是（）。modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=;elsestate=next_state;……

选项：

A、S0

B、00

C、S1

D、S2

E、01

F、10

G、11

H、0

I、1

答案：【S0】16.单选题：以下对Moore型状态机评价不正确的是（）。

选项：

A、输出仅由状态决定

B、输出较多时所需的状态较多

C、通常用于比较复杂的过程控制

D、设计方法相对简单

答案：【通常用于比较复杂的过程控制】17.单选题：关于Mealy型状态机和Moore型状态机，以下描述不正确的是（）。

选项：

A、Mealy机和Moore机中的状态都可能随着输入的变化而变化

B、Mealy机的输出由输入和状态共同决定，而Moore机的输出仅由状态决定

C、实现相同的功能时，Moore机所需的状态数可能更少

D、通常Moore机的输出毛刺更少

答案：【实现相同的功能时，Moore机所需的状态数可能更少】18.单选题：状态机编码方式中，占用触发器最多、但可减少状态译码组合逻辑资源的方式是（）。

选项：

A、独热码

B、二进制顺序编码

C、格雷码

D、BCD码

答案：【独热码】19.单选题：用VerilogHDL描述如下电路功能，其中输入是A和CP，输出为Q1、Q2和Q3。最有可能的Verilog代码是（）。

选项：

A、Q1=A;Q2=Q1;Q3=Q2;

B、A=Q1;Q1=Q2;Q2=Q3;

C、Q1＜=A;Q2＜=Q1;Q3＜=Q2;

D、A＜=Q1;Q1＜=Q2;Q2＜=Q3;

答案：【Q1＜=A;Q2＜=Q1;Q3＜=Q2;】5.微处理器的设计与实现微处理器的设计与实现单元测试1.单选题：微处理器中的程序计数器主要用于（）。

选项：

A、存储当前正在执行的指令

B、提供下一条待取指令的存储地址

C、存储运算结果

D、控制指令的执行顺序

答案：【提供下一条待取指令的存储地址】2.单选题：一个简化的精简指令集处理器支持最多255条不同功能的32位机器指令，并有16个32位的寄存器组。若其指令格式如下所示：每个机器指令包括操作码和操作数字段，而操作数字段包括目的寄存器Rd、源寄存器Rs和立即数Imm。则关于该处理器指令中各字段宽度，下面说明正确的是（）。

选项：

A、操作码字段至少应分配8bit

B、寄存器操作数字段Rd、Rs分别至少应分配4bit

C、寄存器操作数字段Rd、Rs分别至少应分配8bit

D、寄存器操作数字段Rd、Rs分别至少应分配16bit

E、寄存器操作数字段Rd、Rs分别至少应分配32bit

F、操作码字段至少应分配16bit

G、操作码字段至少应分配32bit

答案：【操作码字段至少应分配8bit】3.单选题：某32位处理器中，与ALU（算术逻辑运算单元）相关的指令如下表所示。以下对该ALU模块的Verilog描述中，最合理的是（）。

选项：

A、always@(*)begincase(mode)0:alu_out=alu_inb;1:{carry_out,alu_out}=alu_ina+alu_inb;2:{carry_out,alu_out}=alu_ina-alu_inb;3:alu_out=alu_ina&&alu_inb;4:alu_out}=alu_ina||alu_inb;default:alu_out=32’bz;endcaseend

B、always@(*)begincase(mode)0:alu_out=alu_inb;1:{carry_out,alu_out}=alu_ina+alu_inb;2:{carry_out,alu_out}=alu_ina-alu_inb;3:alu_out=alu_ina&&alu_inb;4:alu_out}=alu_ina||alu_inb;endcaseend

C、always@(*)begincase(mode)0:alu_out=alu_inb;1:{carry_out,alu_out}=alu_ina+alu_inb;2:{carry_out,alu_out}=alu_ina-alu_inb;3:alu_out=alu_ina*alu_inb;4:alu_out}=alu_ina/alu_inb;default:alu_out=32’bz;endcaseend

D、always@(*)begincase(mode)0:alu_out=alu_inb;1:{carry_out,alu_out}=alu_ina+alu_inb;2:{carry_out,alu_out}=alu_ina-alu_inb;3:alu_out=alu_ina&&alu_inb;4:alu_out}=alu_ina||alu_inb;5:alu_out=alu_ina*alu_inb;6:alu_out}=alu_ina/alu_inb;default:alu_out=32’bz;endcaseend

答案：【always@(*)begincase(mode)0:alu_out=alu_inb;1:{carry_out,alu_out}=alu_ina+alu_inb;2:{carry_out,alu_out}=alu_ina-alu_inb;3:alu_out=alu_ina&&alu_inb;4:alu_out}=alu_ina||alu_inb;default:alu_out=32’bz;endcaseend】4.单选题：一个带有进位（或借位）的4bit加法-减法器，当控制信号con为0时进行加法运算，当控制信号con为1时进行减法运算。下面下划线处最有可能的Verilog代码是（）。moduleadd_sub_4bit(a,b,ci,con,s,co);input[3:0]a,b;inputci,con;output[3:0]s;outputco;reg[3:0]s;regco;always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule

选项：

A、a,b,ci

B、a,b,ci,con

C、clk

D、a,b

E、*

F、a,b,ci,con,s,co

答案：【a,b,ci,con】5.单选题：以下不属于常规CPU基本功能的是（）。

选项：

A、存储指令

B、取指令

C、分析指令

D、执行指令

答案：【存储指令】6.单选题：关于CPU芯片中的数据通路，下面说法中最有可能错误的是（）。

选项：

A、通常应包含数据处理单元和数据存放单元

B、其具体功能和时序通常由控制器输出的控制信号决定

C、应该包含数据处理模块，如算术逻辑处理单元ALU

D、不包含通用寄存器(组)和内部存储器

答案：【不包含通用寄存器(组)和内部存储器】7.单选题：某CPU数据通路结构、指令编码说明及一个流水灯的驱动程序如下。下面描述中错误的是（）。行1milR21行2mihR20行3L0:milR08行4mihR00行5milR11行6mihR10行7L1:oupportR1行8shlR1行9milR30b11111111行10mihR30b11111111行11L2:subR3R2行12jnzL2行13subR0R2行14jnzL1行15jpaL0//注释：无条件跳转到L0，继续循环点亮LED

选项：

A、驱动程序中第1行指令“milR21”执行过程中数据信息的流动过程为：指令寄存器IRout[7:0]–>OpndBus-->算术逻辑单元B->算术逻辑单元aluout->ALUout->Mux->RFin->寄存器阵列in

B、CPU取到第3行指令“L0:milR08”后，指令寄存器IR中存储的二进制信息值为“1111000000001000”

C、若该处理器工作时钟频率为5MHz，每条指令都需要执行3个时钟周期，则根据上述驱动程序能够计算出流水灯一轮循环的时间周期为6.16s

D、驱动程序中第7行指令“L1:oupportR1”的作用是：将R1的值送到LED口，点亮’1’对应的LED

答案：【若该处理器工作时钟频率为5MHz，每条指令都需要执行3个时钟周期，则根据上述驱动程序能够计算出流水灯一轮循环的时间周期为6.16s】8.单选题：微处理器的数据通路一般不包括（）。

选项：

A、ALU(算术逻辑单元)

B、寄存器

C、内部总线

D、控制器

答案：【控制器】9.单选题：设计微处理器的指令系统时，一般无需考虑（）。

选项：

A、操作码

B、目标寄存器编号

C、源寄存器编号

D、地址信号位宽

E、立即数位宽

F、寻址方式

答案：【地址信号位宽】10.单选题：算术逻辑运算单元(ALU)是CPU的重要组成部分。下面Verilog代码描述了一个ALU单元根据信号opcode取值实现的加、与、异或、跳转等基本操作运算。下面下划线处最有可能的Verilog代码是（）。modulealu(alu_out,zero,data,accum,alu_clk,opcode);output[7:0]alu_out;outputzero;input[7:0]data,accum;input[2:0]opcode;inputalu_clk;reg[7:0]alu_out;parameterHLT=3'b000,SKZ=3'b001,ADD=3'b010,ANDD=3'b011,XORR=3'b100,LDA=3'b101,STO=3'b110,JMP=3'b111;assignzero=!accum;always@(posedgealu_clk)begin________(opcode)HLT:alu_out＜=accum;SKZ:alu_out＜=accum;ADD:alu_out＜=data+accum;ANDD:alu_out＜=data&accum;XORR:alu_out＜=data^accum;LDA:alu_out＜=data;STO:alu_out＜=accum;JMP:alu_out＜=accum;default:alu_out＜=8'bxxxx_xxxx;______endendmodule

选项：

A、ifendif

B、caseendcase

C、whileendwhile

D、tableendtable

答案：【caseendcase】11.单选题：CPU中程序计数器用于提供下一条待取指令的存放地址。下面Verilog代码描述了两种形成程序计数器（pc_addr）新值的方式：其一是顺序执行的时候，其二是遇到要改变顺序执行程序的情况（如执行跳转指令JMP后）。下面下划线处最有可能的Verilog代码是（）。modulecounter(pc_addr,ir_addr,load,clock,rst);output[12:0]pc_addr;input[12:0]ir_addr;inputload,clock,rst;reg[12:0]pc_addr;always@(posedgeclockorposedgerst)//clock或rst上升沿来的时候beginif(rst)pc_addr＜=13'b0_0000_0000_0000;elseif(load)//（跳转指令）pc_addr＜=ir_addr;elsepc_addr＜=___________;（顺序执行情况）endendmodule

选项：

A、ir_addr+1

B、pc_addr+ir_addr

C、pc_addr

D、pc_addr+1

E、ir_addr

答案：【pc_addr+1】12.单选题：微处理器芯片的内部模块中，数据通路一般不包括以下（）组件。

选项：

A、控制器Controller

B、算术逻辑单元ALU

C、寄存器Register

D、片内总线IBus

E、随机存储器RAM

F、只读存储器ROM

答案：【控制器Controller】13.单选题：下列指标中，与CPU数据通路宽度并无直接联系的是（）。

选项：

A、运算器位宽

B、数据总线宽度

C、微处理器字长

D、指令长度

E、指令位宽

F、寄存器位宽

答案：【指令长度】14.单选题：某RISC处理器指令中各工作周期对应的时钟周期数如下所示。该处理器运算、Load/Store、控制三类指令对应的时钟周期数最有可能分别为（）。

选项：

A、5、7、5

B、8、8、8

C、5、5、5

D、7、7、7

答案