【期末】《EDA技术与Verilog》(杭州电子科技大学)期末考试中国大学慕课答案

EDA技术与Verilog（杭州电子科技大学）考试考试1.单选题：下列哪一个是正确的：

选项：

A、(3==5)=1

B、(3’bx10===4’b0x10)=0

C、(4’b0z10!==4’b0z10)=1

D、(8!=9)=0

答案：【(3’bx10===4’b0x10)=0】2.单选题：A=4’b1011,B=4’b1000，则下列正确的是：

选项：

A、(A>B)=1

B、(A

C、(A>15)=1

D、(B＜11)=0

答案：【(A>B)=1】3.单选题：outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101011，则输出y等于：

选项：

A、00101010

B、10101100

C、11101010

D、10101111

答案：【11101010】4.单选题：若底层的模块语句和参数表述为moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上层的例化语句中的表述为SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));则例化后，S2给定的值为：

选项：

A、8

B、3

C、9

D、7

答案：【3】5.单选题：以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：

选项：

A、PLA

B、FPGA

C、PROM

D、PAL

答案：【PAL】6.单选题：以下关于CPLD的描述正确的是：

选项：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

答案：【可编程逻辑器件】7.单选题：下列对FPGA结构与工作原理的描述错误的是：

选项：

A、基于SRAM的FPGA器件，在每次掉电后会丢失里面已经下载的设计；

B、在Intel的器件中，CYCLONEIV系列属FPGA结构；

C、FPGA是基于查找表结构的可编程逻辑器件；

D、FPGA全称为复杂可编程逻辑门器件。

答案：【FPGA全称为复杂可编程逻辑门器件。】8.单选题：下面哪一个不是标识符：

选项：

A、模块名

B、信号名

C、关键词

D、端口名

答案：【关键词】9.单选题：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q＜=Q+1;endmodule

选项：

A、CLK

B、output

C、[3:0]

D、Q

答案：【CLK】10.单选题：always@(A,B)beginM1＜=A;M2＜=B&M1;Q＜=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：

选项：

A、0,0,0

B、1,1,1

C、1,0,0

D、1,1,0

答案：【1,0,0】11.单选题：beginY1＜=#5A^B;Y2＜=#4A|B;Y3＜=#8A&B;end以上语句共耗时多少个时间单位：

选项：

A、5

B、4

C、17

D、8

答案：【8】12.单选题：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

选项：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(B==0)Q=0;】13.单选题：含同步复位控制的D触发器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q＜=____?0:D;endmodule空格处应该填入：

选项：

A、CLK

B、RST

C、Q

D、D

答案：【RST】14.单选题：含清0控制的锁存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格处应该填入：

选项：

A、CLK

B、D

C、Q

D、0

答案：【0】15.单选题：含清0控制的锁存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q＜=0;elseif(CLK)Q＜=D;endmodule空格处应该填入：

选项：

A、reg

B、input

C、RST

D、CLK

答案：【reg】16.单选题：下列哪一个表述是正确：

选项：

A、always@(posedgeCLKorRST)

B、always@(posedgeCLKornegedgeRSTorA)

C、always@(posedgeCLKorDorQ)

D、always@(posedgeCLKornegedgeRST)

答案：【always@(posedgeCLKornegedgeRST)】17.单选题：下列编码方式中采用顺序编码的是

选项：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1100—1000—1110

答案：【0000—0001—0010—0011】18.单选题：VerilogTestBench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是____类型.

选项：

A、Reg

B、Wire

C、input

D、output

答案：【Reg】19.单选题：VerilogTestBench为待测模块的所有输出信号定义信号名和数据类型，要求其数据类型必须是____类型.

选项：

A、Reg

B、Wire

C、input

D、output

答案：【Wire】20.单选题：moduletest;reg[31:0]a;initialbegin#10a=50;$strobe("strobe:valueofa=%0d\n",a);$display("display:valueofa=%0d\n",a);a=30;endendmodule

选项：

A、display:valueofa=30strobe:valueofa=30

B、display:valueofa=50strobe:valueofa=30

C、display:valueofa=30strobe:valueofa=50

D、display:valueofa=50strobe:valueofa=50

答案：【display:valueofa=50strobe:valueofa=30】21.单选题：下列程序为8位序列检测器组合过程，选择下列程序完成填空：case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==0)next_st=s3;elsenext_st=s0;s3:if(data_in==1)next_st=s4;elsenext_st=s0;s4:if(data_in==0)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s0;s6:if(data_in==1)next_st=s7;elsenext_st=s0;s7:if(data_in==1)next_st=s8;elsenext_st=s0;s8:if(data_in==0)next_st=s3;elsenext_st=s0;default:;endcaseassignsout;

选项：

A、next_st=s0,=(c_st==s8)

B、next_st=s1,=(c_st==s0)

C、next_st＜=c_st,=(c_st＜=s8)

D、next_st＜=c_st,=(c_st==s0)

答案：【next_st=s0,=(c_st==s8)】22.单选题：定义状态机当前状态为state,次态为next_state;输入a,输出b,则下列为Mealy状态机的写法是：

选项：

A、always@（posedgeclk）case(state)0:next_state＜=1;1:next_state＜=x;

B、always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

C、always@（posedgeclk）case(state)0:if（state==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

D、以上都正确

答案：【always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;】23.单选题：依据Mealy型状态机设计过程，选择正确的程序填入空白处：moduleFSM_1(inputclk,inputrst_n,input[1:0]in1,input[1:0]in2,outputreg[1:0]out);parameterS0=4'b0001,S1=4'b0010,S2=4'b0100,S3=4'b1000,reg[3:0]state;always@(posedgeclkornegedgerst_n)beginif(!rst_n);elsecase(state)S0:beginif(in2==1);elseout＜=1;if(in1==1)state＜=S1;elsestate＜=S0;endS1:beginif(in2==1)out＜=0;elseout＜=1;if(in1==1)state＜=S1;elsestate＜=S0;end......default:begin:state＜=S0;out＜=0;endmodule

选项：

A、state＜=S0；out＜=0;

B、rst_n＜=S0；out＜=0;

C、state＜=S1；out＜=1;

D、rst_n＜=S0；state＜=0;

答案：【state＜=S0；out＜=0;】24.单选题：在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（  ）

选项：

A、out=’sum+d; 

B、out=sum+d; 

C、out=`sum+d; 

D、都正确

答案：【out=`sum+d; 】25.单选题：EDA发展历程，下列中那个次序是对的？

选项：

A、电子CAD→电子CAE→EDA

B、ESDA→电子CAD→电子CAE

C、CPLD→简单PLD→FPGA

D、电子CAE→机械CAD→EDA

答案：【电子CAD→电子CAE→EDA】26.单选题：modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？

选项：

A、C++

B、Java

C、Verilog

D、VHDL

答案：【Verilog】27.单选题：VerilogRTL代码经过综合后生成：

选项：

A、门级网表

B、二进制指令序列

C、行为及代码

D、PCB

答案：【门级网表】28.单选题：ModelSim是那种EDA工具：

选项：

A、综合器

B、下载器

C、仿真器

D、适配器

答案：【仿真器】29.单选题：对于该语句assign#(4,3,6)out=~bus;如果右侧表达式的结果是x，则延迟为____。

选项：

A、4

B、3

C、6

D、未知

答案：【3】30.单选题：以下程序产生的是占空比____的时钟信号？parameterHigh_time=5,Low_time=20;regclk;alwaysbeginclk=1;#High_time;clk=0;#Low_time;End

选项：

A、20%

B、10%

C、40%

D、50%

答案：【20%】31.单选题：下列对HLS的说法不正确的是：

选项：

A、高层次综合

B、C综合是HLS的一种

C、仅仅是一种用来做仿真的技术

D、关注系统级描述

答案：【仅仅是一种用来做仿真的技术】32.单选题：下列中关于C综合，那种说法是正确的

选项：

A、完成从C代码到HDL转换

B、完成汇编到C代码的转换

C、把HDL代码编译成C语言函数

D、嵌入式系统的一种应用

答案：【完成从C代码到HDL转换】33.单选题：编译时出现了以下错误提示：Error(10219):VerilogHDLContinuousAssignmenterroratdec4_16x.v(13):object"yn"onleft-handsideofassignmentmusthaveanettype而代码中的第13行为“assignyn=~y;”这里代码的错误可能是什么？

选项：

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

答案：【变量类型定义错误】34.单选题：若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：

选项：

A、Octal

B、Hexadecimal

C、UnsignedDecimal

D、Fractional

答案：【Hexadecimal】35.单选题：下列代码含义为（），“input[2:0]X/*synthesischip_pin=“AA4,AA5,Y2”*/;

选项：

A、定义矢量X

B、定义变量AA4，AA5，Y2

C、定义矢量X的值为AA4，AA5，Y2

D、将矢量X的引脚锁定到AA4,AA5,Y2

答案：【将矢量X的引脚锁定到AA4,AA5,Y2】36.单选题：下列代码含义为（），（*synthesis，keep*）reg[3:0]X；

选项：

A、定义矢量X为寄存器类型

B、综合优化矢量X

C、规定矢量X为测试端口，需要保留

D、为矢量X定义引脚锁定

答案：【规定矢量X为测试端口，需要保留】37.单选题：基本锁存器moduleLATCH1(CLK,D,Q);outputQ;inputCLK,D;regQ;always@(Dor____)if(CLK)Q＜=D;endmodule空格处应该填入：

选项：

A、1

B、0

C、Q

D、CLK

答案：【CLK】38.单选题：异步时序电路moduleAMOD(D,A,CLK,Q);outputQ;inputA,D,CLK;regQ,Q1;always@(posedgeCLK)Q1＜=~(A|Q);always@(posedge____)Q＜=D;endmodule空格处应该填入：

选项：

A、CLK

B、Q1

C、D

D、A

答案：【Q1】39.单选题：4位右移寄存器moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT＜=4’B0;elsebeginSHFT＜=(____);SHFT[3]＜=DIN;endassignDOUT=SHFT[0];endmodule空格处应该填入：

选项：

A、SHFT[2]

B、0

C、SHFT>>1

D、SHFT＜＜1

答案：【SHFT>>1】40.单选题：同步加载计数器moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1＜=0;FULL＜=0;endelseif(____)beginQ1＜=D;FULL＜=1;endelsebeginQ1＜=Q1+1;FULL＜=0;endassignLD=(Q1==4’b1111);assignPM=FULL;assignDOUT=Q1;endmodule空格处应该填入：

选项：

A、RST

B、PM

C、LD

D、CLK

答案：【LD】41.单选题：在同步数字系统设计中，优化速度，其实是：

选项：

A、提高系统时钟频率

B、减低组合电路复杂度

C、节省资源

D、去掉竞争冒险现象

答案：【提高系统时钟频率】42.单选题：下列Moore型状态机采用Verilog语言说明部分正确的是：

选项：

A、parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;

B、parameter[1:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[1:0]current_state,next_state;

C、TYPEFSM_STIS(s0,s1,s2,s3,s4);SIGNALcurrent_state,next_state:FSM_ST;

D、typedefenum{s0,s1,s2,s3,s4}type_user;type_usercurrent_state,next_state

答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】43.单选题：ADC0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（）

选项：

A、always@（posedgeLOCK）if(LOCK)REGL＜=D;

B、always@（posedgeLOCK）if(!LOCK)REGL＜=D;

C、always@（posedgeRST）if(!LOCK)REGL＜=D;

D、always@（posedgeRSTorposedgeLOCK）if(!LOCK)REGL＜=D;

答案：【always@（posedgeLOCK）if(LOCK)REGL＜=D;】44.单选题：设计一个序列检测器8位的序列检测器，选择下列程序完成初始化部分：moduledetect(//检测序列inputclk,input,inputdata,outputsout,);s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;always@(posedgeclk,negedgereset_n)if(!reset_n)c_st＜=0;else;....endmodule

选项：

A、reset_n,paremeter,c_st＜=next_st

B、reset_n,define,c_st＜=next_st

C、!reset_n,define,c_st＜=s0

D、reset_n,paremeter,c_st＜=s1

答案：【reset_n,paremeter,c_st＜=next_st】45.单选题：下列哪种优化方式不是面积优化

选项：

A、流水线设计

B、资源共享

C、串行化

D、逻辑优化

答案：【流水线设计】46.单选题：下列哪种优化方式不是速度优化

选项：

A、串行化

B、流水线优化

C、寄存器配平

D、乒乓操作

答案：【串行化】47.单选题：下列对于流水线的说法那个是对的:

选项：

A、只要增加流水线级数，系统速度就可以无限地提高上去

B、从无流水线设计更改到2级流水线设计，速度最多提升一倍

C、一个5级流水线，系统时钟频率为Fclk，单个输入数据从输入到处理完输出，延迟为1/Fclk

D、在现代CPU设计中，很少使用流水线设计

答案：【从无流水线设计更改到2级流水线设计，速度最多提升一倍】48.单选题：下列哪个时序参数可以表征系统速度

选项：

A、Tsu

B、Thold

C、Tpd

D、Fmax

答案：【Fmax】49.单选题：实验中音乐的乐谱是存在什么模块里面？

选项：

A、ROM

B、计数器

C、译码器

D、LUT

答案：【ROM】50.单选题：实验中音阶音调的生成是通过什么来实现的

选项：

A、节拍发生器

B、模可控计数器

C、乘积项

D、蜂鸣器

答案：【模可控计数器】51.单选题：如果需要把一个新的乐曲放入实验设计中，那么应该更改那个模块中的内容

选项：

A、ROM/RAM

B、计数器

C、节拍控制器

D、音阶发生器

答案：【ROM/RAM】52.单选题：在verilogHDL语言中，整型数据和（）位的寄存器数据在实际意义上是相同的。

选项：

A、8

B、16

C、32

D、64

答案：【32】53.单选题：rega,b,c;a=0;b=1;c=0;$write("Thevalueofbis:%b",b);$display("Thevalueofais:%b",a);$write("Thevalueofcis:%b",c);该程序块的输出结果是____。

选项：

A、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

B、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

C、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

D、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

答案：【Thevalueofbis:1Thevalueofais:0Thevalueofcis:0】54.单选题：assign#(5,3,7)w_or=|bus;如果该表达式右侧结果为0，则延迟为____。

选项：

A、5

B、3

C、7

D、0

答案：【3】55.单选题：moduleinitial_fork_join();regclk,reset,enable,data;initialfork#1clk=0;#10reset=0;#5enable=0;#3data=0;joinendmodule以上程序执行完成共需要____个时间单位。

选项：

A、3

B、5

C、10

D、19

答案：【10】56.单选题：实验中接蜂鸣器的输出频率必须要什么范围内，才可能正确听到

选项：

A、至少100KHz以上

B、至少在20~20KHz，最好在能低于10KHz

C、大于50KHz

D、小于1MHz均可

答案：【至少在20~20KHz，最好在能低于10KHz】57.单选题：C=4’b1100，D=4’b1011，下列哪一个是正确的：

选项：

A、~C=4’b0001

B、C|D=4’b1110

C、C&D=4’b1000

D、C^D=4’b0101

答案：【C&D=4’b1000】58.单选题：A=4’b1101，B=4’b1011，定义S为S[7:0]，下列正确的是：

选项：

A、S=A+B=8’b00011001

B、S=A-B=8’b11101000

C、S=A*B=8’b10001111

D、S=A%3=8’b00000010

答案：【S=A*B=8’b10001111】59.单选题：下列哪个不是Verilog中的循环语句关键词：

选项：

A、for

B、while

C、localparam

D、repeat

答案：【localparam】60.单选题：含异步复位和时钟使能的D触发器moduleDFF2(CLK,D,Q,RST,EN);outputQ;inputCLK,D,RST,EN;regQ;always@(posedgeCLKornegedge____)beginif(!RST)Q＜=0;elseif(EN)Q＜=D;endendmodule空格处应该填入：

选项：

A、EN

B、0

C、RST

D、Q

答案：【RST】61.单选题：在VerilogHDL中，a=4b’1101,则&a=（）

选项：

A、4b’1101

B、4b’0000

C、1b’1

D、1b’0

答案：【1b’0】62.单选题：下列哪一个不是Verilog的关键词：

选项：

A、assign

B、always@

C、reg

D、dout

答案：【dout】63.单选题：下列哪一个关键词将引导出用户自定义原语（UDP）逻辑功能的真值表。

选项：

A、case_endcase

B、begin_end

C、module_endmodule

D、table_endtable

答案：【table_endtable】64.单选题：下列哪个数字最小：

选项：

A、4’b0110

B、8’h11

C、8’d12

D、0100

答案：【4’b0110】65.单选题：依据Mealy型状态机设计过程，选择正确的程序填入空白处：moduleFSM_1(inputclk,inputrst_n,input[1:0]in1,input[1:0]in2,outputreg[1:0]out);parameterS0=4'b0001,S1=4'b0010,S2=4'b0100,S3=4'b1000,reg[3:0]state;always@(posedgeclkornegedgerst_n)beginif(!rst_n);elsecase(state)S0:beginif(in2==1);elseout＜=1;if(in1==1)state＜=S1;elsestate＜=S0;endS1:beginif(in2==1)out＜=0;elseout＜=1;if(in1==1)state＜=S1;elsestate＜=S0;end......default:begin:state＜=S0;out＜=0;endmodule

选项：

A、state＜=S0；out＜=0;

B、rst_n＜=S0；out＜=0;

C、state＜=S1；out＜=1;

D、rst_n＜=S0；state＜=0;

答案：【state＜=S0；out＜=0;】66.单选题：状态机的设计中，对输出信号消除毛刺的方法有多种，以下哪种方法不能消除毛刺？（）

选项：

A、使用单进程MOORE型状态机进行设计

B、对输出信号添加辅助进程进行锁存

C、使用状态位直接输出型编码方式进行设计

D、使用MEALY型状态机进行设计

答案：【使用MEALY型状态机进行设计】67.单选题：设计一个序列检测器8位的序列检测器，选择下列程序完成初始化部分：moduledetect(//检测序列inputclk,input,inputdata,outputsout,);s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;always@(posedgeclk,negedgereset_n)if(!reset_n)c_st＜=0;else;....endmodule

选项：

A、reset_n,paremeter,c_st＜=next_st

B、reset_n,define,c_st＜=next_st

C、!reset_n,define,c_st＜=s0

D、reset_n,paremeter,c_st＜=s1

答案：【reset_n,paremeter,c_st＜=next_st】68.单选题：下列程序为8位序列检测器组合过程，选择下列程序完成填空：case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==0)next_st=s3;elsenext_st=s0;s3:if(data_in==1)next_st=s4;elsenext_st=s0;s4:if(data_in==0)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s0;s6:if(data_in==1)next_st=s7;elsenext_st=s0;s7:if(data_in==1)next_st=s8;elsenext_st=s0;s8:if(data_in==0)next_st=s3;elsenext_st=s0;default:;endcaseassignsout;

选项：

A、next_st=s0,=(c_st==s8)

B、next_st=s1,=(c_st==s0)

C、next_st＜=c_st,=(c_st＜=s8)

D、next_st＜=c_st,=(c_st==s0)

答案：【next_st=s0,=(c_st==s8)】69.单选题：IP核在EDA技术和开发中具有十分重要的地位，以掩膜方式提供的IP被称为（）。

选项：

A、胖IP

B、瘦IP

C、硬IP

D、都不是

答案：【硬IP】70.单选题：状态机的设计中，对输出信号消除毛刺的方法有多种，以下哪种方法不能消除毛刺？（）

选项：

A、使用单进程MOORE型状态机进行设计

B、对输出信号添加辅助进程进行锁存

C、使用状态位直接输出型编码方式进行设计

D、使用MEALY型状态机进行设计

答案：【使用MEALY型状态机进行设计】71.单选题：关于VerilogHDL语言中的数字表示，下列四个数字中最大的是（）

选项：

A、237

B、8`B10011111

C、8`O356

D、8`H9E

答案：【8`O356】72.单选题：过程中的非阻塞型赋值语句，其数值更新是（）

选项：

A、立即完成

B、按顺序完成

C、在过程的最后完成

D、都不对

答案：【在过程的最后完成】73.单选题：阅读下列代码，说明这段代码的所描述电路的功能是什么

选项：

A、排序

B、找出最大值

C、找出最小值

D、数值配对

答案：【找出最大值】74.单选题：VerilogHDL是由（）语言演化来的。

选项：

A、BASIC

B、C语言

C、PASCAL

D、VHDL

答案：【C语言】75.单选题：在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。

选项：

A、input

B、output

C、inout

D、以上均可

答案：【以上均可】76.单选题：用VerilogHDL的assign语句建模的方法一般称为（）。

选项：

A、连续赋值

B、并行赋值

C、串行赋值

D、函数赋值

答案：【连续赋值】77.单选题：以下程序中产生的是占空比____的时钟信号？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end

选项：

A、50%

B、75%

C、66%

D、80%

答案：【80%】78.单选题：阅读下列代码，说明这段代码的所描述电路的功能是什么modulefulladder(A,B,cin,sum,cout);input[3:0]A,B;inputcin;outputreg[3:0]sum;outputregcout;always@(A,B,cin)if(cin){cout,sum}＜=A+B+1'b1;else{cout,sum}＜=A+B;endmodule

选项：

A、一位全加器

B、四位全加器

C、BCD码加法器

D、四位减法器

答案：【四位全加器】79.单选题：阅读下列代码，说明这段代码的所描述电路的功能是什么

选项：

A、比较大小

B、数据选择器

C、数据分配器

D、乘法器

答案：【数据选择器】80.单选题：为了提高系统速度，下图采用什么优化方法。

选项：

A、关键路径法

B、乒乓操作法

C、流水线设计

D、寄存器配平

答案：【寄存器配平】81.单选题：状态机编码方式中，其中（）占用触发器较多，但其实现比较适合FPGA的应用

选项：

A、状态位直接输出型编码

B、顺序编码

C、一位热码编码

D、以上都不是

答案：【一位热码编码】82.单选题：FPGA的可编程是主要基于什么结构（）。

选项：

A、ROM可编程

B、查找表（LUT）

C、PAL可编程

D、与或阵列可编程乘积项

答案：【查找表（LUT）】83.单选题：状态机编码方式中，其中（）输出没有毛刺，但难以控制非常状态输出。

选项：

A、状态位直接输出型编码

B、顺序编码

C、一位热码编码

D、以上都不是

答案：【状态位直接输出型编码】84.单选题：关于我们课内实验所用的器件Cyclone10LP256C8，说法错误是（）。

选项：

A、是一种FPGA器件

B、有256个引脚

C、Xilinx公司生产的高端器件

D、可以使用Quartus软件进行设计开发

答案：【Xilinx公司生产的高端器件】85.单选题：在下列符号组中，（）不能作为VerilogHDL的标识符。

选项：

A、CT74138

B、74LS138

C、_74138

D、CT74138_

答案：【74LS138】86.单选题：在下列VerilogHDL的操作符中，优先级最高的是（）操作符。

选项：

A、&&

B、||

C、!

D、*

答案：【!】87.单选题：以下程序产生的是占空比（）的时钟信号？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end

选项：

A、15%

B、25%

C、50%

D、75%

答案：【25%】88.单选题：大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述错误的是（）。

选项：

A、基于SRAM的FPGA器件，在每次掉电后会丢失里面已经下载的设计；

B、在Intel公司生产的器件中，CYCLONE系列属FPGA结构；

C、FPGA是基于查找表结构的可编程逻辑器件；

D、FPGA全称为复杂可编程逻辑门器件。

答案：【FPGA全称为复杂可编程逻辑门器件。】89.单选题：当en等于低电平，下列语句将执行assigndout=en？a^b:a|b;

选项：

A、a^b

B、b:a

C、a|b

D、a

答案：【a|b】90.单选题：这段代码的错误是在第几行？

选项：

A、1

B、6

C、12

D、14

答案：【1】91.单选题：该程序描述的存储单元数为？

选项：

A、7

B、8

C、128

D、256

答案：【128】92.单选题：以下是哪个层级的描述？

选项：

A、行为级

B、RTL级

C、门级

D、MOS级

答案：【RTL级】93.单选题：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

选项：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(A==0)】94.单选题：下列代码描述的是什么电路？

选项：

A、数据选择器

B、半加器

C、全加器

D、信号发生器

答案：【全加器】95.单选题：4位BCD码（相当于16位二进制数）加法器，如果低位BCD码的和大于等于10，则使和加上多少且有进位？

选项：

A、4

B、5

C、6

D、7

答案：【6】96.单选题：以下程序描述了几个多路选择器？moduletest1(A,B,C,clk,rst,EN,dataout);inputclk,rst;inputA,B,C,EN;outputdataout;regdataout;always@(posedgeclk)if(!rst)dataout=1'b0;elseif(EN)dataout=~(A&B);elsedataout=C;endmodule

选项：

A、1

B、2

C、3

D、4

答案：【2】97.单选题：程序1到程序2使用了什么优化方法？

选项：

A、资源优化

B、资源共享

C、寄存器配平

D、串行化

答案：【串行化】98.单选题：从上图变换到下图是使用了什么优化方法？

选项：

A、逻辑优化

B、流水线优化

C、乒乓操作法

D、寄存器配平

答案：【流水线优化】99.单选题：以下优化方法完全属于速度优化的是：

选项：

A、资源共享、流水线设计、寄存器配平法

B、逻辑优化、流水线设计、关键路径法

C、串行化、寄存器配平法、关键路径法

D、流水线设计、乒乓操作法、寄存器配平法

答案：【流水线设计、乒乓操作法、寄存器配平法】100.单选题：阅读下列代码，说明这段代码的所描述电路的功能是什么moduletest(A,Y,Yn);input[3:0]A;outputreg[15:0]Y;output[15:0]Yn;regi=0;always@*if(i==A)Y[i]＜=1;elsebeginY[i]＜=0;i=i+1b'1;endassignYn=~Yendmodule

选项：

A、编码器

B、译码器

C、数据选择器

D、计数器

答案：【译码器】101.单选题：从算法表述转换到寄存器传输级的表述是指？

选项：

A、自然语言综合

B、行为综合

C、逻辑综合

D、版图综合

答案：【行为综合】102.单选题：LPM是指

选项：

A、参数可设置模块库

B、IP

C、嵌入式存储器

D、嵌入式阵列块

答案：【参数可设置模块库】103.单选题：下列程序描述的q是几位的？modulecnt10(inputclk,outputreg[7:0]q);always@(posedgeclk)q=q+1;endmodule

选项：

A、7

B、8

C、10

D、12

答案：【8】104.单选题：从左图变换到右图是哪一方面的优化？

选项：

A、资源优化

B、速度优化

C、流水线

D、串行化

答案：【资源优化】105.单选题：编辑矢量波形文件进行仿真时，需要编辑的是

选项：

A、所有输入信号

B、所有输出信号

C、全部信号

D、任选部分信号

答案：【所有输入信号】106.单选题：从代码always@（posedgeCLKornegedgeRST）可以看出：

选项：

A、RST是同步信号，高电平有效

B、RST是异步信号，低电平有效

C、RST是同步信号，下降沿有效

D、RST是异步信号，下降沿电平有效

答案：【RST是异步信号，低电平有效】107.单选题：编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？

选项：

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

答案：【标识符定义不合规范】108.单选题：若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：

选项：

A、Octal

B、Hexadecimal

C、UnsignedDecimal

D、Fractional

答案：【Hexadecimal】109.单选题：下列哪一个是正确的：

选项：

A、(3==5)=1

B、(3’bx10===4’b0x10)=0

C、(4’b0z10!==4’b0z10)=1

D、(8!=9)=0

答案：【(3’bx10===4’b0x10)=0】110.单选题：A=4’b1011,B=4’b1000，则下列正确的是：

选项：

A、(A>B)=1

B、(A

C、(A>15)=1

D、(B＜11)=0

答案：【(A>B)=1】111.单选题：若底层的模块语句和参数表述为moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上层的例化语句中的表述为SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));则例化后，S2给定的值为：

选项：

A、8

B、3

C、9

D、7

答案：【3】112.单选题：编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？

选项：

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

答案：【标识符定义不合规范】113.单选题：beginY1＜=#5A^B;Y2＜=#4A|B;Y3＜=#8A&B;end以上语句共耗时多少个时间单位：

选项：

A、5

B、4

C、17

D、8

答案：【8】114.单选题：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

选项：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(B==0)Q=0;】115.单选题：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

选项：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(A==0)】116.单选题：将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

选项：

A、7

B、8

C、9

D、256

答案：【8】117.单选题：错误提示：Error(12007):Top-leveldesignentity"CNT4b"isundefined可能是以下哪种错误；

选项：

A、变量类型定义错误

B、变量CNT4b未定义

C、未设置顶层实体

D、顶层实体模块未定义

答案：【顶层实体模块未定义】118.单选题：下列代码含义为（），“inputclk/*synthesischip_pin=“G21””

选项：

A、定义变量clk

B、设置时钟变量

C、将时钟信号的引脚锁定到G21

D、同步clk引脚到G21

答案：【将时钟信号的引脚锁定到G21】119.单选题：下列代码含义为（），（*synthesis，keep*）wirei；

选项：

A、定义变量i为net类型

B、规定变量i为测试端口，需要保留

C、综合优化变量i

D、为变量i定义引脚锁定

答案：【规定变量i为测试端口，需要保留】120.单选题：always@(A,B)beginM1＜=A;M2＜=B&M1;Q＜=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：

选项：

A、0,0,0

B、1,1,1

C、1,0,0

D、1,1,0

答案：【1,0,0】121.单选题：在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（  ）

选项：

A、out=’sum+d

B、out=sum+d

C、out=`sum+d

D、都正确

答案：【out=`sum+d】122.单选题：定义状态机当前状态为state,次态为next_state;输入a,输出b,则下列为Mealy状态机的写法是：

选项：

A、always@（posedgeclk）case(state)0:next_state＜=1;1:next_state＜=x;

B、always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

C、always@（posedgeclk）case(state)0:if（state==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

D、以上都不对

答案：【always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;】123.单选题：下列编码方式中采用顺序编码的是

选项：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1100—1000—1110

答案：【0000—0001—0010—0011】124.单选题：下列Moore型状态机采用Verilog语言主控时序部分正确的是：

选项：

A、always@(posedgeclkornegedgereset)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end

B、always@(posedgeclk)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end

C、always@(posedgeclkt)if(reset)current_state＜=s0;elsecurrent_state＜=next_state;

D、always@(posedgeclkornegedgereset)if(reset)current_state＜=s0;elsecurrent_state＜=next_state;

答案：【always@(posedgeclkornegedgereset)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end】125.单选题：根据以下仿真波形的结果，判断电路的逻辑功能可能为

选项：

A、加法计数器

B、减法计数器

C、移位寄存器

D、四分频器

答案：【移位寄存器】126.单选题：VGA的行同步信号HSync可以采用什么方法生成？

选项：

A、多路选择器

B、译码器

C、计数器

D、编码器

答案：【计数器】127.单选题：下列编码方式为一位热编码的是：

选项：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、以上答案都正确

答案：【0001—0010—0100—1000】128.单选题：下列Moore型状态机采用Verilog语言说明部分正确的是：

选项：

A、parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;

B、parameter[1:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[1:0]current_state,next_state;

C、TYPEFSM_STIS(s0,s1,s2,s3,s4);SIGNALcurrent_state,next_state:FSM_ST;

D、typedefenum{s0,s1,s2,s3,s4}type_user;type_usercurrent_state,next_state

答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】129.单选题：Y＜=a;是：

选项：

A、连续赋值语句

B、阻塞式赋值

C、非阻塞式赋值

D、条件语句

答案：【非阻塞式赋值】130.单选题：moduleEXAPL(R);parameterS=4;output[2*S:1]R;integerA;reg[2*S:1]R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的：

选项：

A、32

B、16

C、8

D、4

答案：【8】131.单选题：outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101011，则输出y等于：

选项：

A、00101010

B、10101100

C、11101010

D、10101111

答案：【11101010】132.单选题：下面哪一个不是标识符：

选项：

A、模块名

B、信号名

C、关键词

D、端口名

答案：【关键词】133.单选题：根据以下代码，判断rst_n信号：always@(posedgeclk)beginif(!rst_n)q＜=a;

选项：

A、同步，高电平有效

B、同步，低电平有效

C、异步，低电平有效

D、异步，高电平有效

答案：【同步，低电平有效】134.单选题：下列关于状态机说法错误的是：

选项：

A、moore机的输出只与当前状态有关

B、mealy机的输出与当前状态和输入都有关

C、在Verilog代码中，求次态和输出，必须用case语句。

D、体现在verilog代码中就是，moore机的最后输出逻辑只判断当前状态，mealy机的输出逻辑中判断当前状态和输入

答案：【在Verilog代码中，求次态和输出，必须用case语句。】135.单选题：任一可综合的最基本的模块都必须以什么关键词为开头：

选项：

A、assign

B、always

C、module

D、endmodule

答案：【module】136.单选题：下列哪个数字最大：

选项：

A、4’b1101

B、8’h16

C、8’d18

D、1001

答案：【1001】137.单选题：下列哪一个表述是正确：

选项：

A、always@(posedgeCLKorRST)

B、always@(posedgeCLKornegedgeRSTorA)

C、always@(posedgeCLKorDorQ)

D、always@(posedgeCLKornegedgeRST)

答案：【always@(posedgeCLKornegedgeRST)】138.单选题：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q＜=Q+1;endmodule

选项：

A、CLK

B、output

C、[3:0]

D、Q

答案：【CLK】139.单选题：moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8＜=DIN;else____＜=REG8[7:1];assignQB=REG8[0];endmodule空格处应该填入：

选项：

A、LOAD

B、DIN

C、QB

D、REG8[6:0]

答案：【REG8[6:0]】140.单选题：含同步复位控制的D触发器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q＜=____?0:D;endmodule空格处应该填入：

选项：

A、CLK

B、RST

C、Q

D、D

答案：【RST】141.单选题：下列代码实现的功能为：t＜=a~^k;

选项：

A、t=ak

B、t=a同或B

C、t=a异或b

D、t左移ak位

答案：【t=a同或B】142.单选题：根据以下代码，当c=0时，x的值将等于（），if(c)x=k;elsex=1'bz;

选项：

A、高电平

B、低电平

C、高阻

D、未知

答案：【高阻】143.单选题：时钟上升沿敏感的关键词是：

选项：

A、always

B、module

C、posedge

D、negedge

答案：【posedge】144.单选题：含清0控制的锁存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格处应该填入：

选项：

A、CLK

B、D

C、Q

D、0

答案：【0】145.单选题：以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：

选项：

A、PLA

B、FPGA

C、PROM

D、PAL

答案：【PAL】146.单选题：下列对FPGA结构与工作原理的描述错误的是：

选项：

A、基于SRAM的FPGA器件，在每次掉电后会丢失里面已经下载的设计；

B、在Intel的器件中，CYCLONEIV系列属FPGA结构；

C、FPGA是基于查找表结构的可编程逻辑器件；

D、FPGA全称为复杂可编程逻辑门器件。

答案：【FPGA全称为复杂可编程逻辑门器件。】147.单选题：以下关于CPLD的描述正确的是：

选项：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

答案：【可编程逻辑器件】148.单选题：下列关于FPGA可编程原理的说法，那个是正确的_____。

选项：

A、基于LUT结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

答案：【基于LUT结构】149.单选题：含清0控制的锁存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q＜=0;elseif(CLK)Q＜=D;endmodule空格处应该填入：

选项：

A、reg

B、input

C、RST

D、CLK

答案：【reg】150.单选题：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格处应该填入：

选项：

A、reg

B、CLK

C、Q1

D、[3:0]

答案：【[3:0]】151.单选题：moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1＜=0;FULL＜=0;endelseif(LD)beginQ1＜=D;FULL＜=1;endelsebeginQ1＜=Q1+1;FULL＜=0;endassignLD=(Q1==4'b1111);assignPM=FULL;assignDOUT=Q1;endmodule该模块实现的功能是：

选项：

A、同步加载计数器

B、异步加载计数器

C、同步清零加载计数器

D、异步清零加载计数器

答案：【同步加载计数器】152.单选题：RISCCPU设计中的寄存器组（寄存器整列）可以使用什么构建

选项：

A、片内RAM

B、ROM

C、IO端口

D、PLL

答案：【片内RAM】153.单选题：用逻辑门描述一个全加器，是属于那个设计层次：

选项：

A、晶体管级

B、物理级

C、门级

D、系统级

答案：【门级】154.单选题：modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？

选项：

A、C++

B、Java

C、Verilog

D、VHDL

答案：【Verilog】155.单选题：下列哪个优化方式不属于面积优化

选项：

A、流水线优化

B、逻辑优化

C、串行化

D、资源共享

答案：【流水线优化】156.单选题：下列哪种优化方式不属于速度优化

选项：

A、资源共享

B、流水线设计

C、乒乓操作法

D、寄存器配平

答案：【资源共享】157.单选题：有一个设计是2级流水线，经过优化后修改为4级流水线，那么该设计的速度最多可以提升为

选项：

A、原来的1.5倍

B、原来的2倍

C、原来的3倍

D、原来的4倍

答案：【原来的2倍】158.单选题：采用关键路径法，需要依赖什么EDA工具

选项：

A、功能仿真器

B、综合器

C、静态时序分析器

D、FPGA

答案：【静态时序分析器】159.单选题：ModelSim是那种EDA工具：

选项：

A、综合器

B、下载器

C、仿真器

D、适配器

答案：【仿真器】160.单选题：VerilogRTL代码经过综合后生成：

选项：

A、门级网表

B、二进制指令序列

C、行为及代码

D、PCB

答案：【门级网表】161.单选题：EDA发展历程，下列中那个次序是对的？

选项：

A、电子CAD→电子CAE→EDA

B、ESDA→电子CAD→电子CAE

C、CPLD→简单PLD→FPGA

D、电子CAE→机械CAD→EDA

答案：【电子CAD→电子CAE→EDA】162.单选题：“接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。”这句说的是那种仿真：

选项：

A、时序仿真

B、功能仿真

C、硬件仿真

D、软件仿真

答案：【时序仿真】163.多选题：对于C综合的说法，哪些是正确的

选项：

A、把C/C++函数转化为RTL的HDL代码

B、把C/C++函数转化为在FPGA开发环境中可以使用的IP模块

C、把C/C++转化为汇编代码

D、把HDL转化为C/C++代码

答案：【把C/C++函数转化为RTL的HDL代码;把C/C++函数转化为在FPGA开发环境中可以使用的IP模块】164.多选题：MAX3000A主要包括了哪几个主要部分？

选项：

A、逻辑阵列块

B、宏单元

C、扩展乘积项

D、可编程连接阵列

E、I/O控制块

答案：【逻辑阵列块;宏单元;扩展乘积项;可编程连接阵列;I/O控制块】165.多选题：下面哪些器件属于复杂PLD：

选项：

A、PLA

B、FPGA

C、PROM

D、CPLD

答案：【FPGA;CPLD】166.多选题：从结构上看，PLD器件能够分为以下几类结构：

选项：

A、基于查找表结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

答案：【基于查找表结构;基于乘积项逻辑可编程】167.多选题：下列哪些是正确的：

选项：

A、如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述

B、若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为

C、若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中

D、敏感信号列表中可以出现混合信号

答案：【如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述;若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为;若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中】168.多选题：moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8＜=DIN;elseREG8[6:0]＜=REG8[7:1];assignQB=REG8[0];endmodule该程序实现的功能为：

选项：

A、右移移位寄存器

B、左移移位寄存器

C、含同步并行预置功能

D、含异步并行预置功能

答案：【右移移位寄存器;含同步并行预置功能】169.多选题：moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;output