ED基础及应用技术 5

EDA技术教

材

：《EDA技术及应用》，于玉亭主编主要参考书：《EDA技术与VHDL》，潘松主编第2章可编程逻辑器件2.1可编程逻辑器件概述2.2低密度可编程逻辑器件（LDPLD）2.3复杂可编程逻辑器件（CPLD）2.4现场可编程门阵列（FPGA）器件2.1可编程逻辑器件概述2.1.1PLD的发展历程2.1.2PLD的分类2.1.3PLD的电路表示法熔丝编程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

ISPCPLD器件

内嵌复杂功能模块的SoPC20世纪70年代

20世纪70年代末

20世纪80年代初

20世纪80年代中期

20世纪80年代末

进入20世纪90年代后

2.1.1PLD的发展历程1.按集成度分类：

2.1.2PLD的分类2.1.2PLD的分类2.按结构分类：

（1）乘积项结构器件：基本结构为“与-或阵列”的器件（2）查找表结构器件：由简单的查找表组成可编程门，再构成阵列形式2.1.2PLD的分类3.按编程工艺分类：

（1）熔丝(Fuse)型器件（2）反熔丝(Anti-fuse)型器件（3）EPROM型。称为紫外线擦除电可编程逻辑器件（4）EEPROM型（5）SRAM型（6）Flash型1.PLD连接法固定连接可编程连接未连接2.1.3PLD的电路表示法2.PLD缓冲器表示法3.与门表示法4.或门表示法5.PLD器件的基本结构PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出

输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够的驱动能力。

与-或阵列是用多个与门和或门构成的一种阵列结构，原则上任意组合逻辑电路都可以表示成与-或阵列的形式。6.与-或阵列图6.与-或阵列图F1（A，B）=Σm（0，1，3）F2（A，B）=Σm（0，2，3）6.与-或阵列图2.2低密度可编程逻辑器件（LDPLD）2.2.1可编程只读存储器（PROM）2.2.2可编程逻辑阵列（PLA）2.2.3可编程阵列逻辑（PAL）2.2.4通用阵列逻辑（GAL）2.2.1可编程只读存储器（PROM）2.2.1可编程只读存储器（PROM）ABCBCA0000010101112.2.1可编程只读存储器（PROM）PROM与阵列固定，若输入的项数为n，则与门个数为2n。与阵列越大，开关延迟时间越长，速度就越慢。大多数逻辑函数不需要使用输入项的全部可能组合，使得PROM芯片的面积利用率不高，功耗增加。

2.2.2可编程逻辑阵列（PLA）图1用PROM实现半加器图2用PLA实现半加器2.2.2可编程逻辑阵列（PLA）最小项之和最简与-或形式2.2.3可编程阵列逻辑（PAL）

图1PAL结构

图2PAL的常用表示

2.2.3可编程阵列逻辑（PAL）2.2.3可编程阵列逻辑（PAL）一种PAL16V8的部分结构图PAL器件采用熔丝工艺，一旦编程（烧录）后便不能改写。每一种型号的PAL器件，其输出结构是固定的，用户不能改变。PAL器件型号太多，通用性差。2.2.4通用阵列逻辑（GAL）GAL16V8的部分结构图采用EEPROM工艺，可以反复修改和再编程。在可编程阵列逻辑“与-或”阵列结构的基础上，增加了输出逻辑宏单元OLMC。

输出逻辑宏单元OLMC

一个八输入的或门、一个异或门、一个触发器、四个多路选择开关、一些控制逻辑组成。

来自与阵列PTMUXCLKTSMUXOE>QD/Q1011010011100100FMUXXOR(n)OMUX反馈2.2.4通用阵列逻辑（GAL）2.3复杂可编程逻辑器件（CPLD）2.3复杂可编程逻辑器件（CPLD）MAX7000A的电路结构图2.3复杂可编程逻辑器件（CPLD）

1.逻辑阵列块LAB

MAX7000A的主体是逻辑阵列块。每个LAB由16个宏单元组成，输入到每个LAB的有如下信号：①来自于PIA的36个通用逻辑输入；②全局控制信号（时钟信号、清零信号）；③从I/O引脚到寄存器的直接输入通道，用于实现MAX7000A的最短建立时间。LAB的输出信号可以同时馈入PIA和I/O控制块。2.3复杂可编程逻辑器件（CPLD）

2.宏单元与阵列、乘积项选择阵列、由一个或门、一个异或门、一个触发器和4个多路选择器构成的OLMC2.3复杂可编程逻辑器件（CPLD）

3.扩展乘积项扩展乘积项有两种：（1）共享扩展项；（2）并联扩展项。2.3复杂可编程逻辑器件（CPLD）

3.扩展乘积项（1）MAX7000A的共享扩展项2.3复杂可编程逻辑器件（CPLD）

3.扩展乘积项（1）MAX7000A的

并联扩展项2.3复杂可编程逻辑器件（CPLD）

4.输入/输出控制块2.3复杂可编程逻辑器件（CPLD）

5.可编程互连阵列PIA2.4现场可编程门阵列器件（FPGA）FPGA的基本结构2.4现场可编程门阵列器件（FPGA）XC4000E的CLB结构图

1.可配置逻辑块CLB快速进位逻辑、3个逻辑函数发生器、2个D触发器、多个可编程数据选择器、其它控制电路组成2.4现场可编程门阵列器件（FPGA）

1.可配置逻辑块CLB（1）逻辑函数发生器物理结构上实际就是一个2n×1位的SRAM，它可以实现任何一个n变量的组合逻辑函数。因为只要将n个输入变量作为SRAM的地址，把2n个函数值存到相应的SRAM单元中，那么SRAM的输出就是逻辑函数。通常将逻辑函数发生器的这种结构称为查找表LUT（LookUpTable）。2.4现场可编程门阵列器件（FPGA）

1.可配置逻辑块CLB（2）D触发器与逻辑函数发生器配合可以实现各种时序逻辑电路。触发器的激励信号可以通过可编程数据选择器从DIN、G′、F′和H′中选择。2.4现场可编程门阵列器件（FPGA）

1.可配置逻辑块CLB（3）快速进位逻辑

为了提高FPGA的运算