CN116644010B 一种数据处理方法、装置、设备及介质 （广东浪潮智慧计算技术有限公司）

高速串行计算机扩展总线标准链路将待处理数数据；获取所述第一从设备发送的所述结果数速串行计算机扩展总线标准链路将所述结果数2基于为第一从设备分配的总线地址空间，并通过第一高速串行计算确定所述结果数据的目的地址，若所述目的地址指向第二第二高速串行计算机扩展总线标准链路将所述结果数据写入所述第二从设备的存储部件；以使所述从设备基于分配的所述总线地址空间为所述从设备自身的各模块分配总线地址所述第一从设备为图形处理器加速卡或现场可编程逻辑门阵列加速单个所述主现场可编程逻辑门阵列设备支持和多个所述图形处理器加速卡或所述现基于所述第一从设备中寄存器在主现场可编程逻辑门阵列设备总线上的映射关系将过加速核心模块调用所述数据处理类型对应的预设处理逻辑对所述结果数若所述数据处理类型为加密处理，则通过加速核心模块调用加密若所述数据处理类型为压缩处理，则通过加速核心模块调用压缩3若所述数据处理类型为先压缩处理、后加密处理，则通过加速基于为第一从设备分配的总线地址空间，并通过第一高速串行计算基于为第一从设备分配的总线地址空间，并通过第一高速串行计算待处理数据写入模块，用于基于为第一从设备分配的总线地址空结果数据转发模块，用于确定所述结果数据的目的地址4所述结果数据转发模块，还用于若所述目的地址指向本地设备的从设备注册以及总线地址空间分配模块，用于发现在位从设备，并为所述从设备上的存储资源全部映射在主设备内部互序被处理器执行时实现如权利要求1至12任一5赖服务器CPU(即CentralProcessingUnit，中央处理器)、内存和PCIe(即peripheralcomponentinterconnectexpress，高速串行计算机扩展总线标准)Chipset(设备组)等通过第二高速串行计算机扩展总线标准链路将所述结果数据写入所述第二从设备的存储[0010]可选的，所述发送中断数据包通知所述第一从设备对所[0011]基于所述第一从设备中寄存器在主现场可编程逻辑门阵列设备总线上的映射关[0013]若所述目的地址指向本地设备的存储空间，则将所述结果数据写入本地存储部[0015]若所述目的地址指向本地的网络模块，则将所述结果数6[0039]可选的，所述第一从设备为图形处理器加速卡或现场可所述第二从设备为图形处理器加速卡或现场可编程逻辑门阵7所述计算机程序被处理器执行时实现前述的数8[0062]图6为本发明实施例提供的一种从设备GPU卡的硬件存储资源在主设备的64位总[0063]图7为本发明实施例提供的一种主FPGA设备内部自身存储资源在总线上的映射关[0064]图8为本发明实施例提供的一种多个从设备的存储资源在主设备FPGA总线上的映[0069]GPUDirectSharedMemory(即直接共享内存)支持GPU与第三方PCIe设备通过共交互显存数据的技术，该技术解决了传统网络(如TCP(即TransmissionControl9CPU的PCIe域还需要CPU及CPU内存参与数据传输，跨CPU时该方案GPU间显存数据交互延时议软件，帮助GPU完成跨节点的数据传输，GPU与服务器仍是通过PCIe连接的紧耦合关系，GPU无法独立于服务器单独运行，跨节点GPU间通信只能通过网卡连接到交换机的方式进现本地与远端内存直接访问的可靠传输协议，它可以降低数据搬移过程中对HOST主机CPU系统管理总线)总线直连到主设备的PCIe插槽，主FPGA设备内部具有多个PCIe展PCIeHIP；链路初始化模块将配置空间寄存器读写命令转化为标准PCIeTLP(即擎接收处理来自从设备的TLP包内的负载数据，缓存至主设备GDDR或发送给加速核心处理也可以通过DMA引擎和PCIeHIP发送给从设备；加速核心可以是用部分FPGA逻辑资源硬件[0079]参见图6所示，图6为本发明实施例提供的一种从设备GPU卡的硬件存储资源在主为本发明实施例提供的一种多个从设备的存储资源在主设备FPGA总线上的映射关系示意通过加速核心模块调用所述数据处理类型对应的预设处理逻辑对所述结果数据进从设备1，具体的，通过PCIEHIP0获取数据，通过PCIEHIP0转发至从设备1(通过路径9、10)；如果地址指向本地设备的存储空间，则通过DMA引擎写入本地存储GDDR(通过路径9、FPGA可支持和多个GPU卡或FPGA卡通过PCIe连接，并现从设备跨节点的通信，从设备可以为图形处理器加速卡或现场可编程逻辑门阵列加速从设备为图形处理器加速卡或现场可编程逻辑门阵