TCCIASC00552026人工智能芯片面向芯粒的卡间互联接口测试方法

ICSCCSLCCIASC中国计算机行业协会团体标准T/CCIASC055—Artificialintelligencechips-testmethodofinter-cardinterfacefor2026-02-27发 2026-03-06实 发T/CCIASCT/CCIASC055— 参考文 T/CCIASCT/CCIASC055—GB/T9178GB/T14113UCIeUCIe规范v2.0（SpecificationRevision2.0）AXI协议规范（AXIProtocolSpecification）AXI-Stream（AXI-StreamProtocolGB/T9178、GB/T14113和GB/T46280.1 AdvancedBitErrorErrorCheckingandEndOfEndOfGeneralPurposeInputInputfromGPUMulti-ChipOutputtoGPUPowerRawDataSignalStartOfStartOfUnpacking/PackingMAC测试拓扑如图1APB、AXI流转换成协议流，PHY将数据加工处理后传输到通信芯粒的PHY， 1测试方法和接口技术要求对照表7.2AXI7.1.1AXI7.2.2AXIAW+WAXIBAXIARAXIR7.2.37.1.37.2.47.1.1.87.2.5SHAPING7.1.1.87.1.47.2.67.1.5die7.1.67.3AXI-Stream7.1.2AXI-Stream7.1.2.47.3.4SHAPING7.3.57.1.2.3AXI-Stream7.1.47.3.67.1.5die7.1.68.2Streaming7.2.1Flit8.3CRCRetry和Replay7.2.2CRC7.2.38.47.2.48.5ParityFeature7.2.2CRC7.2.37.2.68.67.2.58.77.2.1Flit8.87.2.79.27.39.37.39.47.39.5ParityFeature7.310.28.110.38.210.4本章节对T/XXX7.1基于AXI通用协议互联的芯粒，不同业务模型的芯粒有对应的验证流程与方法，UMACAXI通过标准数据发送端，定义为AXIMaster。AXIMaster端对应AXI流，通过AXI接口传输数据，CPU/GPU数据接收端，定义为AXISlave。AXISlave端对应AXI流，通过AXI接口传输数据，CPU/GPU接232芯粒通过GPU给GPUdie3AWAWVALIDAWREADYAWIDAWLEN、WWVALID、WREADY、WSTRB、WLAT、通道:包括BBVALID、BREADY、BID、BRESP、通道:包括4AXI5AXI453。AXIResponse66AXI77AXILAST（LAST，则表明传输数据过程出错。AXIburstFIXEDINCRWRAPAXIAWBURSTARBURST2、4、816。AXIVIPWDATA4非致命中断：统计流计数溢出，singleSRAMECC56CFGBGPUdieAPB878AXI-StreamGPUdie传输报文数通信芯粒发送长度60B~301B报文，GPUdie通过据给GPUdie9AXI-Stream非致命中断：统计流计数溢出，singleSRAMECC10AXI-Stream11AXI-StreamFDI99FDI10CFGBGPUdieAPB12：12AXI-Stream7.213StreamingStreamingVIP+IPc)d)14CRCCRC相关测VIP+IP15RetrainFDIRequest接口Active状态；VIP+IP或VIP+IP或c)LinkErrorFDId)ResetFDIRequestActivee)FDIRequestLinkReset状ResetFDIRequest接口Active状态；VIP+IP或配置任意一端FDI状态Request接口为DisabledDisabledFDIRequest接Reset状态；ResetFDIRequest接口Active状态；VIP+IP或FDIRequestL2L2FDIRequestResetResetFDIRequest接口Active状态；VIP+IP或FDIRequestL1L1FDIRequestActive VIP+IP或ParityParity16：16ParityParityVIP+IP000bSuccessfulCompletion17：17PHYRDI接口，PHYRDIFDI接口回VIP+IPe)轮询邮箱触发寄存器，当其值变为预期值时，表明当前邮箱访问VIP+IP18VIP+IPe)VIP+IPVIP+IPVIP+IPVIP+IPVIP+IP支持链路层环测19：19d)20：表20硅后环测试FDI向芯粒的卡间互联接口技术要求》中第7.3章节的定义。21：21VIP+IPVIP+IP22VIP+IP,23VIP+IPPHY环测PHYPHY24：表24PHY环测试25：表25硅后PHY环测试a)PHYb)PRBS1126CPUCPUA（IP：192.168.1.10） BIPwrite_bw192.168.1.10-s1024-t60-n-ssize>：消息大小（64、1024、4096、10485761MB）<<<27CPUCPUA（IP：192.168.1.10） BIPsend_lat192.168.1.10-s64-n100000-t-ssi