CN118713809B 一种并行总线数据传输系统、方法及存储介质 （山东云海国创云计算装备产业创新中心有限公司）

质时钟信号以及N路数据信号发送给数据接收端；以将第N路虚拟时钟信号与第N路数据信号的中并行总线数据传输过程中时钟偏斜与数据偏斜2所述数据接收端通过状态编码模块产生第一状态编码，并通过心跳所述数据发送端根据接收到的所述第一状态编码，通过控制寄存器所述校验模块用于根据所述第一训练码型和所述数据接收端输出的第所述延时模块用于在所述误码率高于预设误码率的情况下，对所述N路虚拟时钟信号N路虚拟时钟信号与所述N路数据信号采样的中心所述数据发送端根据接收到的所述第二状态编码，通过控制所述所述数据接收端计算所述第N路虚拟时钟信号与所述参考时钟信号的延时误差，根据4.根据权利要求2所述的并行总线数据传输系统，其特征在于在接收到不存在数据错位的各路数据信号时，将不存在数据在接收到存在数据错位的各路数据信号时，将存在数据错位3在延时误差最大的存在数据错位的一路数据信号传输确定存在数据错位的各路数据信号中是否存在目标数据信号；若存在，则将所述目标数据信号延期一个时钟周期，并将延时获取存在数据错位的各路数据信号各自对应基于所述延时误差，将存在数据错位的各路数据信号调整至与不存将对齐后的所述存在数据错位的各路数据信号与所述不存在数据错位的各路数据合基于所述N路虚拟时钟信号，控制所述N路数据信号之间的所述延时误通过状态编码模块产生第一状态编码，并通过心跳链路将所述第接收所述数据发送端，通过控制寄存器，控制数字编码发生器生成与4一码型是所述数据接收端基于所述N路虚拟时钟信号对接收到的所述N路数据信号采样得所述校验模块用于根据所述第一训练码型和所述数据接收端输出的第所述延时模块用于在所述误码率高于预设误码率的情况下，对所述N路虚拟时钟信号N路虚拟时钟信号与所述N路数据信号采样的中心通过所述状态编码模块产生第二状态编码，并通过所述心跳链路将获取所述第N路虚拟时钟信号与所述参考时钟信号的延时误差，并基于所述延时误差在存在所述数据错位的情况下，基于所述N路数据信号的数据错位情况，进行同步补5[0008]所述数据接收端基于所述参考时钟信号，通过时钟分发模块生成N路虚拟时钟信[0011]所述延时模块用于在所述误码率高于预设误码率的情况下，对所述N路虚拟时钟所述N路虚拟时钟信号与所述N路数据信号采样的6[0016]所述数据接收端计算所述第N路虚拟时钟信号与所述参考时钟信号的延时误差，[0029]将对齐后的所述存在数据错位的各路数据信号与所述不存在数据错位的各路数7述第一码型是所述数据接收端基于所述N路虚拟时钟信号对接收到的所述N路数据信号采[0043]在所述误码率高于预设误码率的情况下，对所述N路虚拟时钟信号分别进行延时[0044]进一步地，所述基于所述参考时钟信号，通过时钟分发模块生成N路虚拟时钟信[0047]获取所述第N路虚拟时钟信号与所述参考时钟信号的延时误差，并基于所述延时89[0070]这种双倍数据速率的技术是DDR内存名称的由来，也是其实现高速操作的关键。模块的针脚数，以保持并行数据的高速传输。例如，DDR5的最高内存传输速度能达到[0077]在本实施例中，从图2中可知，数据接收端和数据发送端之间设置有一路心跳链生成的状态编码能够表示数据接收端的当前工作状态与数据接收端在链路训练过程中的根据第一训练码型和第一码型计算误码率，第一码型是数据接收端基于N路虚拟时钟信号[0086]由于延时模块用于在误码率高于预设误码率的情况下，对N路虚拟时钟信号分别路虚拟时钟信号与所述参考时钟信号的延时误差，根据所述延时误差确定所述第N路数据[0092]在本实施例中，数据接收端在将第N路虚拟时钟信号与第N路数据信号的中心对[0093]在一种具体的实施例中，所述根据所述延时误差确定所述第N路数据信号是否存路虚拟时钟信号~第N路虚拟时钟信号与参考时钟信号延时，即第1路数据信号~第N路数据信号分别与参考时钟信号的延时误差。倘若延时误差大于或者等于半个参考时钟信号周[0100]选择在延时误差最大的存在数据错位的一路数据信号传[0101]因此延时误差最大的存在数据错位的一路数据信号传输完成的时钟跳变沿时此[0114]由于不同虚拟时钟第1路虚拟时钟信号~第N路虚拟时钟信号可能存在跨时钟周期总线数据传输系统解决并行总线数据传输过程中的数据是因为跳变沿有一定的抖动以及边沿爬升能力有限造成的，另外第1路数据信号~第N路数据信号在传输同样的信号时无法做到同步，这是因为在行接口位宽变大等长设计越发困送端输出的第一状态编码为0001…0001…000连续编码，此时数据发送端会通过控制寄存器，控制数字编码发生器生成与第一状态编码对应的第一训练码型，第一训练码型为0101…0101…0101连续同样的N路时钟同步码型，然后基于N路虚拟时钟信号对接收到的N[0124]参照图10，图10是本申请实施例提供的非等长并行总线为0011…0011…0011，告知数据发送端需要做延时判断，数据发送端控制延时码型8bit号最后一路码型的时钟延时。根据延时大小对并口数据做缓冲组合以消除数据错位的问号数据与第N路数据信号随着参考时钟信号的第8个周期同时被述第一码型是所述数据接收端基于所述N路虚拟时钟信号对接收到的所述N路数据信号采[0134]在所述误码率高于预设误码率的情况下，对所述N路虚拟时钟信号分别进行延时[0138]获取所述第N路虚拟时钟信号与所述参考时钟信号的延时误差，并基于所述延时计算机程序被处理器执行时，实现如本申请实施例所述的并行总线数据传输方法中的步使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流[0145]这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程包括优选实施例以及落入本发明实施例范围的所有变