CN119403142A 半导体器件及其制造方法 （瑞萨电子株式会社）

了一种包括具有改进的开关特性的IGBT的半导槽发射极电极。n型孔隔离区被形成在位于沟槽之间的半导体衬底内部。p型基极区被形成在孔p型浮置区被形成在无源单元的半导体衬底内2所述第一导电类型的第一孔隔离区，被形成在所述第一沟槽与所述第所述第一导电类型的第二孔隔离区，被形成在所述第一沟槽与所述第被形成在所述半导体衬底内部的所述第二导电类型的第一浮置被形成在所述半导体衬底内部的所述第二导电类型的第二浮置其中所述第一浮置区和所述第二浮置区距所述半导体衬底的所述上表面的每个深度其中所述第一浮置区和所述第二浮置区的每个杂质浓度比所述第一基极区和所述第其中所述第一孔隔离区和所述第二孔隔离区距所述半导体衬底的所述上表面的每个第一空穴，穿透所述层间绝缘膜并且到达所述第一沟槽发第二空穴，穿透所述层间绝缘膜并且到达所述第二沟槽发3其中所述第一沟槽发射极电极、所述第一基极区和所述第一发射其中所述第二沟槽发射极电极、所述第二基极区和所述第二发射其中所述第一浮置区和所述第二浮置区中的每一其中没有空穴被形成在位于所述第一浮置区和所述第二浮置区上的所述层间绝缘膜其中所述第一沟槽、所述第二沟槽和所述第三沟槽在平面视图中在第一方向上延伸，其中所述第一发射极区和所述第二发射极区在所述第一方向其中IGBT的有源单元包括所述沟槽栅极电极、所述第一其中所述第一浮置区或所述第二浮置区被形成在位于所述多个所述有源单元之间的其中被包括在所述多个所述有源单元中的每一个有源二沟槽和所述第三沟槽在所述第二方向上以相同其中所述第一浮置区和所述第二浮置区中的每一者与所述4(a)制备第一导电类型的半导体衬底，所述半导体衬底具有上表面和与所述上表面相(b)在所述半导体衬底的所述上表面上，形成所述第一导电类型的第一孔隔离区和所(e)在所述步骤(d)之后，通过所述第一绝缘膜在所述第一沟槽内部形成沟槽栅极电三绝缘膜在所述第三沟槽内部形成第二沟槽二导电类型的第一基极区，在所述第二孔隔离区内部形成所述第二导电类型的第二基极其中所述第一浮置区和所述第二浮置区距所述半导体衬底的所述上表面的每个深度其中所述第一浮置区和所述第二浮置区的每个杂质浓度比所述第一基极区和所述第(j)在所述步骤(i)之后，形成穿透所述层间绝缘膜并且到达所述第一沟槽发射极电5其中所述第一沟槽发射极电极、所述第一基极区和所述第一发射其中所述第二沟槽发射极电极、所述第二基极区和所述第二发射其中所述第一浮置区和所述第二浮置区中的每一p型的第一基极区，被形成在所述半导体衬底内部，所所述p型的第二基极区，被形成在所述半导体衬底内部，所述p型的第其中所述浮置区的深度比所述沟槽栅极电极、所述第一槽发射极电极的每个深度更浅，并且比所述第一基极区和所述第二基极区的每个深度更其中所述第一孔隔离区和所述第二孔隔离区的每个杂质浓度比所述半导体衬底的杂其中所述第一基极区与所述第一发射极区和所述第6其中所述浮置区的杂质浓度比所述第一基极区和所述第二基极区的每个杂质浓度更第一空穴，穿透所述层间绝缘膜并且到达所述第一沟槽发第二空穴，穿透所述层间绝缘膜并且到达所述第二沟槽发其中所述第一沟槽发射极电极、所述第一基极区和所述第一发射其中所述第二沟槽发射极电极、所述第二基极区和所述第二发射其中所述第一浮置区和所述第二浮置区中的每一其中被包括在所述多个单元中的每一个单元中的所述沟槽射极电极和所述第二沟槽发射极电极以相同的7[0002]于2023年7月26日提交的日本专利申请第2023_121670号的公开内容，包括说明缩小。在GGEEs结构中，一对沟槽发射极电极之间的距离比一对沟槽栅极电极之间的距离于通过促进电导率调制来降低导通电压，而不增加MOSFET(金属氧化物半导体场效应晶体[0012]另一方面，用于PFC(功率因数校正)应用的IGBT用于空调等产品。在PFC应用的8成在位于第二沟槽的两个侧表面的与形成第一孔隔离区的一个侧表面相对的另一个侧表两个侧表面的与形成第二孔隔离区的一个侧表面相对的另一个侧表面侧上的半导体衬底[0017]根据一个实施例的制造半导体器件的方法包括以下步骤：(a)制备具有上表面和半导体衬底内部形成第一导电类型的第一孔隔离区和第一导电类型的第二孔隔离区；(c)个侧表面的与形成第一孔隔离区的一个侧表面相对的另一个侧表面侧上的半导体衬底内离区的一个侧表面相对的另一个侧表面侧上的半导体衬底内部形成第二导电类型的第二9发射极电极之间的半导体衬底内部。p型浮置区被形成在位于多个单元之间的半导体衬底[0045]图2是对应于图1所示的区1A的主要部分的平面视图。半导体器件100包括被形成行IGBT的主要操作的多个有源单元AC与被设置在有源单元AC之间的多个无源单元IAC。一个有源单元AC包括一个沟槽栅极电极GE和两个沟槽发射极电极EE。多个有源单元AC在X方[0048]栅极布线GW通过被形成在空穴CH2内部的插塞PG被电连接至沟槽栅极电极GE，并且在IGBT的操作期间供应栅极电势。发射极布线EW通过被形成在空穴CH1内部的插塞PG被SUB的上表面侧上的p_n结延伸的耗尽层到达p型[0052]集电极CE被形成在半导体衬底SUB的下表面上。集电极电极CE被电连接至集电极缘膜GI被形成在沟槽TR1内部。沟槽发射极电极EE通过栅极绝缘膜(绝缘膜)GI被形成在沟槽栅极电极GE与沟槽发射极电极EE之间)的半导体衬底SUB内部。孔隔离区NHB的杂质浓度TR1接触并位于发射极区NE下方的基极区PB的半导体衬底SUB内部(无源单元IAC的半导体衬底SUB内部)。浮置区PF不被电连接至栅极绝缘膜IL中的开口和被形成在半导体衬底SUB内部以跨越沟槽发射极电极EE与发射极区NE发射极区NE和沟槽发射极电极EE中的每一者的上表面的一部分从层间绝缘膜IL暴露。因插塞PG与发射极区NE和沟槽发射极电极被形成为在平面视图中与沟槽栅极电极GE重叠，穿透层间绝缘膜IL并到达沟槽栅极电极极布线EW相同的制造工艺形成。栅极布线GW通过空穴CH2内部的插塞PG被电连接至沟槽栅[0068]这类发射极布线EW和栅极布线GW包括势垒金属膜和被形成在势垒金属膜上的导5示出了有源单元AC的杂质浓度分布Pac和无源单元IAC的杂质浓度分布Piac的横截面方的侧表面SS6以及连接侧表面SS5和SS6的[0074]一个孔隔离区NHB、一个基极区PB和一个发射极区NE被设置在侧表面SS1与SS4之SS5之间的半导体衬底SUB中。另一个孔隔离区NHB与侧表面SS2和SS5以及底表面BS1和BS3[0077]如图4所示，基极区PB距半导体衬底SUB的上表面的深度Dpb以及浮置区PF距半导体衬底SUB的上表面的深度Dpf，比沟槽TR1和TR2距半导体衬底SUB的上表面的各自深度更[0080]由于p型基极区PB被形成在浓度高于半导体衬底SUB的高浓度n型孔隔离区NHB的[0082]下面将使用图7和图8描述第一实施例的半导体器件100的主要特征，必要时与半浮置状态。杂质区PFa形成得比浮置区PF更深，并且被形成为覆盖沟槽TR2的底表面(BS2、[0093]注意，跨过浮置区PF彼此相邻的两个沟槽TR2(沟槽发射极电极EE)之间的距离可示例2中，集电极电压Vc的上升较慢，并且集电极电流Ic的流动时间比第一实施例的那些[0095]如上所述，在第一实施例中，通过将EGE型IGBT应用于有源单元AC并在无源单元的气氛中在例如1100℃的条件下进行30分钟或更长且60分钟或更短。形成在沟槽TR1和TR2内部以及半导体衬底SUB的沟槽TR1内部的导电膜CF1被留下作为沟槽栅极电极GE，并且被形成在沟槽TR2内部的导电刻工艺的组合来去除被形成在沟槽TR1和TR2外部的栅极绝[0113]如图15所示，n型发射极区NE通过光刻技术和离子注入方法选择性地被形成在基离子注入选择性地被形成在位于空穴CH1结果，位于半导体衬底SUB的上表面上的空穴CH1的开口宽度变得大于位于半导体衬底SUB在空穴CH1内部和层间绝缘膜IL上形成钛膜，并且通过例如溅射方法在钛膜上形成氮化钛