CN119403149A 半导体器件及其制作方法 （深圳市昇维旭技术有限公司）

绝缘层内；在开口的侧壁及底部形成第二绝缘2在衬底上形成堆叠结构，所述堆叠结构包括沿竖直方向依次堆叠分布的第一导电层、去除位于所述开口的底部的所述牺牲层、位于所述开口的底部的S1，在所述开口的侧壁及底部形成保护层，位于所重复步骤S1_S3，直至所述第一导电层中与所述开口的底部正对的区域的表面上不存6.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述保护层的材料为采用湿法蚀刻工艺去除所述牺牲层，所述牺牲层与所述第二绝缘层3在位于所述沟槽的侧壁上的所述第二绝缘层的4所述开口的底部的所述第二绝缘层以及位于所述开口的底部的所述第一绝缘层包括如下[0016]重复步骤S1_S3，直至所述第一导电层中与所述开口的底部正对的区域的表面上5第二导电层，所述第二绝缘层还形成于所述开口中由所述第三绝缘层围成的侧壁的表面，[0033]本公开的半导体器件及其制作方法，由于位于开口侧壁上的牺牲层的致密度较6表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外73[0054]本公开的半导体器件的制作方法，由于位于开口侧壁上[0058]可在衬底1上形成堆叠结构2，该堆叠结构2可包括沿竖直方向依次堆叠分布的第挡层211位于第一金属层212和衬底1之间，通过设第一阻挡层211既可阻止第一金属层2128提高后续形成的第一绝缘层22与第一金属层212之间的粘附性，有助于进一步提高器件的靠性，还可通过第三阻挡层231的设置提高第二金属层232与第一绝缘层22之间的粘附性，9一绝缘层22内，且开口201的底面在衬底1上的正投影位于第一导电层21在衬底1上的正投也可为多层膜层构成的复合膜层结构，如图3所示，其可包括第一子膜层31和第二子膜层牺牲层4的厚度为3nm，则后续去除开口201底部膜层时的工艺空间为29nm，相比于现有技述开口201的底部的所述第二绝缘层3以及位于所述开口201的底部的所述第一绝缘层22，以形成露出所述第一导电层21的至少部分表面的沟槽201的底部的第二绝缘层3以及位于开口201的底部的第一绝缘层22(即，步骤S140)可包括[0077]步骤S1，在所述开口201的侧壁及底部形成保护层(图中未示出)，位于所述开口201的底部的所述保护层的厚度小于位于所述开口201[0079]步骤S2，蚀刻位于所述开口201的底部的所述保护层以及与所述保护层相邻接的[0080]在保护层沉积完成之后，可通过干法蚀刻的方式对位于开口201底部的保护层以侧壁上的第二绝缘层3进行双重保护)，但由于开口201底部的保护层的厚度相对较薄，因[0081]在本公开的一些实施例中，可通过三氟甲烷(CHF3)、氟甲烷(CH3F)、四氯化硅(SiCl4)、全氟丁二烯(C4F6)作为蚀刻气体对保护层以及与保护层相邻接的膜层[0084]在本公开的一些实施例中，为了保证最终形成的沟槽202能够完全露出第一导电长与蚀刻的时长的比值可为1:1～1:3，例如，形成保护层所需的时长与干法蚀刻的时长的一绝缘层22以及沟槽202底部暴露出来的第一导电层21的蚀刻选择比均大于50，以使得在[0091]举例而言，当牺牲层4的材料为氮化硅、第一绝缘层22的材料为四乙氧基硅烷积(PVD)或原子层沉积(ALD)等方式在沟槽202中相对分布的两个侧壁上的第二绝缘层3的质层6对沟槽202中相对分布的两个侧壁上的物理气相沉积或原子层沉积等方式在沟道层5远离衬底1的表面形成第三导电层7。第三导三导电层7可连接于两个JFET的沟道层5之间，即相邻分布的两个JFET可共用同一漏极(或[0102]举例而言，该半导体器件可以是结型场效应晶体管(JunctionField_Effect者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识