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文档简介

2.2.5memory存储器数据类型，即memory型，其格式：

reg[n-1:0]存储器变量名[m-1:0];[n-1:0]定义了存储器中每一个存储单元的大小，即该存储单元是一个n位的寄存器。存储器变量名后的[m-1:0]定义了该存储器中有多少个这样的寄存器，对应于索引的地址，最后用分号结束定义语句例如：reg[7:0]mema[255:0];//定义256个8位存储单元，地址范围0~255这个例子定义了一个名为mema的memory型变量，mema有256个8位的存储器。该memory型变量的地址范围是0到255使用参数声明memery型变量例如：parameterwordsize=16，memsize=256;//定义二个参数reg[wordsize-1:0]mem[memsize-1:0];尽管memory型数据和reg型数据的定义格式很相似，但要注意其不同之处例如：reg[n-1:0]rega;//一个n位的寄存器regmema[n-1:0];//由n个1位寄存器构成的存储器组如一个由n个1位寄存器构成的存储器组与一个n位的寄存器结构明显不同一个n位的reg型变量可以用一条赋值语句里对其赋值，而一个memory型变量不能这样赋值例如：rega=0; //合法赋值语句mema=0; //非法赋值语句如果想对memory型变量中的存储单元进行读写操作，必须给出该单元的地址例如：

mema[3]=0;//给memory中的第3个存储单元赋值为0VerilogHDL用memory型变量定义数组，对存储器器件RAM和ROM进行建模。采用这种方式建模的RAM和ROM主要用于仿真。而用于设计电路中的RAM和ROM模型，集成电路厂家和FPGA厂家都提供专门的编译工具编译生成。随着EDA综合工具智能水平的提高，FPGA开发工具，如QuartusII，可以直接将这种方式建模的RAM映射到具体器件的RAM单元。数组中的每一个单元通过一个数组索引进行寻址，memory型变量可理解为通过扩展reg型变量的地址范围生成的变量memory型变量的地址索引可以是表达式，实现对存储器中的不同寄存器单元操作。地址表达式的值来源于电路中变量的值，通常用一个加法计数器的结果变量作为RAM或ROM的地址索引moduleram1024X8(wr_clk,wr_en,wr_addr,data_in,rd_clk,rd_en,rd_addr,data_out);inputwr_clk,wr_en,rd_clk,rd_en;input[7:0]data_in;input[9:0]wr_addr,rd_addr;output[7:0]data_out;reg[7:0]data_out;reg[7:0]mem[1023:0];always@(posedgewr_clk)if(wr_en)mem[wr_addr]<=data_in;always@(pose

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