VerilogHDL负责数字电路设计(AI助学版)课件_第1页
VerilogHDL负责数字电路设计(AI助学版)课件_第2页
VerilogHDL负责数字电路设计(AI助学版)课件_第3页
VerilogHDL负责数字电路设计(AI助学版)课件_第4页
VerilogHDL负责数字电路设计(AI助学版)课件_第5页
已阅读5页,还剩4页未读 继续免费阅读

下载本文档

版权说明:本文档由用户提供并上传,收益归属内容提供方,若内容存在侵权,请进行举报或认领

文档简介

5.1.1D触发器D触发器是集成电路生产厂家,或FPGA中的基本单元。异步清零端/复位端,是数字电路系统的公有端口,所有时序数字电路系统都有这样一个端口。异步清零/置位端就是在系统上电时产生一个有效脉冲,使电路工作在一个已知状态,也就是使D型触发器处于已知状态。可以是高电平有效,也可以是低电平有效,在电路设计时确定。具有使能端的异步清零D触发器使能端E是D触发器是否能工作的一个控制端子,使能时D触发器能工作,否则,不工作异步清零/置位D触发器可以看作是具有使能端的异步清零/置位D触发器的特殊器件,只是使能端一直有效

画出波形?RESCLKDQNQ1xx010↑0010↑110RESCLKDQNQ1xx010↑0010↑110RESECLKDQNQ1xxx0101↑00100↑10101↑11000↑010moduleDFF1(D,CLK,RES,Q,NQ);inputD,CLK,RES;outputQ,NQ;DFFDF(Q,NQ,D,CLK,RES);endmodulemoduleDFF2(D,CLK,EN,RES,Q,NQ);inputD,CLK,EN,RES;outputQ,NQ;EDFFEDF(Q,NQ,EN,D,CLK,RES);endmodule调用5.1.2锁存器锁存器是集成电路生产厂家,或FPGA中的基本单元锁存器在数字电路中经常使用,尤其是使用如8051单片机时,由于单片的地址总线和数据总线是复用总线,先要用一片74LS373进行地址锁存在集成电路或FPGA设计中,具有74LS373功能的地址锁存在电路中实现GDQxxx10011101不变00不变moduleLATCH1(D,G,Q);inputD,G;outp

温馨提示

  • 1. 本站所有资源如无特殊说明,都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等,如果需要附件,请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸,网页内容里面会有图纸预览,若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对用户上传分享的文档内容本身不做任何修改或编辑,并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

评论

0/150

提交评论