VerilogHDL负责数字电路设计（AI助学版）课件

提问：请进行D触发器建模，时钟正沿触发，高电平异步复位，且有NQ输出端的D触发器；并给出仿真代码。12.3AI设计时序逻辑电路moduled_ff(inputwireclk,//时钟信号，正沿触发inputwirereset,//异步复位信号，高电平有效inputwired,//数据输入outputregq,//正常输出outputregnq//反相输出);

提问：请进行D触发器建模，时钟正沿触发，高电平异步复位，且有NQ输出端的D触发器；并给出仿真代码。always@(posedgeclkorposedgereset)beginif(reset)beginq<=1'b0;nq<=1'b1;endelsebeginq<=d;nq<=~d;endendendmodule仿真代码moduletb_d_ff;regclk;regreset;regd;wireq;wirenq;

//实例化D触发器d_ffu1(.clk(clk),.reset(reset),.d(d),.q(q),.nq(nq));仿真代码initialbegin//时钟信号生成clk=1'b0;forever#5clk=~clk;//10个时间单位的时钟周期endinitialbegin//测试过程reset=1'b1;d=1'b0;#10;reset=1'b0;#10;d=1'b1;#20;reset=1'b1;#10;$stop;endendmodule画出波形提问：按照文件“提问2-模13计数器.docx”要求，设计电路，并给出仿真代码。信号位宽I/O描述clk1I时钟信号，占空比为50%的方波reset1I异步复位信号，高电平有效count4O在reset信号为低电平，对输入时钟的上升沿进行计数，完成十进制数0、1、2、…、12、0、1的循环计数。时钟clk的上升沿更新数据模13计数器的引脚定义如下表所示。modulemod13_counter(inputwireclk,//时钟信号inputwirereset,//异步复位信号，高电平有效outputreg[3:0]count//4位计数输出);always@(posedgeclkorposedgereset)beginif(reset)begincount<=4'b0000;//异步复位，计数值清零endelsebeginif(count==4'b1100)begin//当计数到12（1100）count<=4'b0000;//计数值重置为0endelsebegincount<=count+1;//计数值加1endendendendmodule仿真代码moduletb_mod13_counter;regclk;regreset;wire[3:0]count;

//实例化模13计数器mod13_counteruut(.clk(clk),.reset(reset),.count(count));仿真代码12.3AI设计时序逻辑电路initialbegin//生成时钟信号clk=0;forever#5clk=~clk;//周期为10ns，占空比50%的方波endinitialbegin//测试过程reset=1;//初始化信号