VerilogHDL负责数字电路设计（AI助学版）课件

13.8自动检查时序逻辑电路是在特定的时钟频率下工作，完成逻辑运算功能。完成了电路功能模块的RTL描述和功能仿真之后，通过逻辑综合工具，把RTL描述转变为门级网表。门级器件和互连线都是物理形态的部件，都具有延时。而且，这些延时随着电路工作环境的变化而变化电路运行在确定的系统工作频率、特定环境的温度范围和电压范围内，电路中的每个D触发器、RAM等时序器件是否还能正确的工作，也就是说每个时序器件的建立和保持时间能得到满足VerilogHDL提供了时序检查的系统任务。最常用的3种时序检查任务：$setup、$hold和$width。这些时序检查任务只能用在specify块内在数字集成电路系统的开发过程中，数字系统时序的检查通过两种方式进行。一是仿真软件工具，如Verilog-XL，在进行电路后仿真时，自动检查。二是通过静态时序分析工具，如Synopsys公司的PrimeTime，进行计算检查。对于集成电路系统开发人员，需要理解器件时序检查的概念和方法，从而可以更好地进行电路系统功能设计和验证13.8.1$setup和$hold检查$setup和$hold任务用来检查电路功能模块中时序器件的建立和保持时间是否满足要求。系统的工作时钟频率是否能达到目标频率？$setup任务系统任务$setup的格式如下：

$setup(data_event,reference_event,limit,NOTIFIER);data_event：检查是否违反约束的信号；reference_event：用于data_event信号的参考信号；limit：data_event信号需要的最小建立时间。

如果(Treference_event-Tdata_event)<limit，则报告违反约束//clock参考信号//data检查是否违反约束的信号//如果Tposedge_clk-Tdata<3，报告违反约束specify$setup(data,posedgeclock,3);endspecifyNOTIFIER表示违规触发标志，是一个可缺省的项，如果使用的话，需要把它定义为reg型变量，将检查结果输出。当未出现违规情况时，NOTIFIER的值为x，第一次出现违规告警时被置为1，之后每违规告警一次就反转一次

$width任务数字系统中脉冲宽度检查是用$width系统任务进行。格式：$width(reference_event,limit,NOTIFIER);reference_event：边缘触发事件；limit：脉冲最小宽度。

如果Tdata_event为reference_event的下降沿，Treference_event为reference_event的上升沿，(Tdata_event-Treference_event)<limit，则报告违反约束。//clock检查是否违反约束的信号//如果Tnegedge_clock-Tposedge_clock<6，报告违反约束specify$width(posedgeclock,6);endspecifyNOTIFIER表示为违规触发标志。13.8.2$setuphold检查$setuphold系统任务的格式：$setuphold(reference_event,data_event,setup_limit,hold_limit,NOTIFIER);$setuphold是$setup和$hold两者的联合。例如：$setuphold(posedgeclk,negedged,2,1,NOTIFIER)等于$setup(negedged,posedgeclk,2,NOTIFIER)和$hold(posedgeclk,negedged,1,NOTIFIER)的组合。数据事件通常是数据信号，而参考事件常常是时钟信号。NOTIFIER表示为违规触发标志。13.8.3$period检查$period系统任务的格式：$period(reference_event,limit,NOTIFIER);reference_event：用于data_event信号的参考信号；limit：最小周期宽度时间。如果Treference_event与Treference_event

的下一个沿之间的宽度<limit，则报告违反约束。NOTIFIER表示为违规触发标志。13.9延时反标注电路经过物理实现后，得到电路在FPGA或集成电路版图的物理图形。电路中的物理图形就是物理器件，包含逻辑器件和互连线两部分，每个物理部件都有延时。延时反标注就是让网表文件和延时文件关联起来。