CN119421409A 半导体结构及其制造方法 （深圳市昇维旭技术有限公司）

2至少一层存储器件层，沿竖直方向堆叠在所述衬底的同所述晶体管的有源层沿竖直方向延伸并相对所述衬底独立设置，所述有所述晶体管设置多个，并在第一水平方向和第二水平方向上阵列排布所述读写线设置多条，并在第一水平方向上间隔排布，所述读写线在所述选通线设置多条，并在第二水平方向上间隔排布的，所述选通线套层，至少环绕在所述芯层的外周侧，所述芯层和所述套层中一其中，所述选通线形成在所述第二信号线靠近所述衬一信号线之间形成有第一绝缘介质层，并与所述第二信号线之间形成有第二绝缘介质层，第一电极区，形成在所述第一信号线与所述沟道区之间，且第二电极区，形成在所述第二信号线与所述沟道区之所述第一信号线的半导体材料层与所述第一电极区的导电类型相同，线的半导体材料层与所述第一电极区相接触或构成为所述第二信号线的半导体材料层与所述第二电极区的导电类型相同，3线的半导体材料层与所述第二电极区相接触或构成为远离所述衬底一侧的存储器件层定义为顶层存储器件层，靠近所存储器件层沿竖直方向划分出至少一共用单元，所述共用单元包括两层相邻存储器件层，在竖直方向上排布的两晶体管的栅极层共用同一条所述选通所述底层存储器件层中第二信号线的至少部分被共用为所述顶层存储器件层中第一所述顶层存储器件层的第一信号线与所述底层存储器件层的第二信号线相互独立设在所述共用单元中：在竖直方向上排布的两晶体管的栅极在所述共用单元中：所述顶层存储器件层的选通线形成在层的底端侧，所述底层存储器件层的选通线形成在所述底层存储器件层的栅极层的顶端在相邻两个所述共用单元中：一者的晶体管的栅极层与另一者的绝缘设置；且在相邻两个所述共用单元中一者的选通线与另一者的选通线相互独立设置，且在相邻两个所述共用单元中彼此相邻的读写线至少共多层所述存储器件层沿竖直方向划分出至少一共4所述共用组设置多组，在相邻两所述共用组中：远离所述衬底一侧的底一侧的共用组的选通线与靠近所述衬底一侧的共用组的选所述有源层为N型半导体和P型半导体中的一者，所述第一信号线和第所述第一信号线和所述第二信号线还包括金属导电材料层和过渡导渡导电材料层形成在所述半导体材料层和所述金属导其中，所述过渡导电材料层的材料包括所述金属导电材料层在所述衬底上形成至少一层沿竖直方向堆叠的存储器件层在所述衬底上形成第一绝缘介质层，所述第一绝缘介质层在所述第一绝缘介质层的顶面依次形成沿竖直方向依次堆叠的导电薄膜层和第二绝形成沿竖直方向贯穿所述第二绝缘介质层、所述导电薄膜层和所5在所述填充孔的内壁形成环状的栅绝缘层，所述栅绝缘对所述导电薄膜层进行图案化处理，以形成多条间隔排布的选通线，其中，所述选通线包括至少一个栅极层，每个所述栅极层至21.根据权利要求20所述的制造方法，其特征在于，所述第一信号线包括半导体材料在所述贯通孔内沉积与所述第一信号线的半导体材料层导电类型相同的半导体材料，对在所述贯通孔处露出的所述第一信号线的半导体材料层进行外延生22.根据权利要求20所述的制造方法，其特征在于，所述第二信号线包括半导体材料形成与所述第一信号线的半导体材料层导电类型相同的半导体薄膜层形成在第一水平方向上延伸的第一断缝和在第二水平方向上一断缝沿竖直方向依次贯穿所述半导体薄膜层、所述第二绝缘介质层和所述导电薄膜层，在所述第一断缝和所述第二断缝中形成绝缘填充部，所述绝缘形成多条在第一水平方向上间隔排布且沿第二水平方向延伸的所述第二信号线的过渡导电材料层和多条在第一水平方向上间隔排布且沿第二水平方向延伸的所述第二信号6在所述衬底上形成第一绝缘介质层，所述第一绝缘介质层形成在竖直方向上贯穿所述第一绝缘介质层的填充孔，所述填充孔露在所述填充孔的内壁形成环状有源层，所述环状有源层的在所述贯通孔内形成槽状栅绝缘层，所述槽状栅绝缘层覆盖形成隔离绝缘部，所述隔离绝缘部完全覆盖所述栅极层的顶端，并露其中，在所述共用单元中：在竖直方向上排布的两晶体管顶层存储器件层的第二信号线与所述底层存储器件层的第一信号线均为所述读写线且相形成贯穿所述顶层读写线和所述第三绝缘介质层的第一对位孔，所述在所述第一对位孔的内壁形成槽状有源层，所述槽状有源层覆述第三绝缘介质层的孔面以及覆盖所述参考电压线中与所述第一对位孔对应形成第二对位孔，所述第二对位孔自所述槽状有源层的内侧壁至少贯在所述第二对位孔的内壁形成环状栅绝缘层，所述环状栅绝缘形成覆盖所述槽状有源层和所述顶层读写线的第四绝缘介质层，所述7在所述第四绝缘介质层的顶面形成与所述顶层栅极层所述底层存储器件层中槽状栅绝缘层的槽底部嵌在所述底层读写线的半导体材料层所述共用栅极层的底面低于所述底层存储器件层中有源所述第四绝缘介质层位于所述选通线与所述顶层读写线的半导体8[0003]本公开实施例提供一种半导体结构及其制造方法，能够的部分作为有源层的方案，可降低立体式晶体管9[0020]图6至图8分别示出了本公开不同技术方案所示的半导体结构包括多个共用单元[0024]图12示出了图10所示的结构沿C_C方向的剖面结构示意图或示出了沿D_D方向的本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，描述的本申请各个实施例中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。[0032]参考图1至图3所示，半导体结构可包括衬底10和形成在衬底10上的存储器件层[0033]举例而言，衬底10可至少包括单晶半导体材料层101和形成在存储器件层20与单气相沉积过程中，TEOS和氧气在一定的温度和压力下在单晶半导体材料层101的表面发生[0038]参考图1至图3所示，晶体管20b至少包括有源层201、栅极层202和填充在栅极层层201可包括沟道区2011和位于沟道区2011在竖直方向Z上相对两侧的第一电极区2012和区2012的顶端与沟道区2011的底端相接触，第一电极区2012的底端与第一信号线20a的顶2013的底端与沟道区2011的顶端相接触，第二电极区2013的顶端与第二信号线20c的顶端型半导体或均为P型半导体；且第一电极区2012和第二电极区2013的导电类型均与沟道区2011的导电类型不同，从而构成结型有源层201，例如：在第一电极区2012和第二电极区道区2011与第一电极区2012相接触的位置)以及沟道区2011与第二电极区2013之间形成的体管20b的漏极区加正压，漏极区与栅极层重叠处的耗尽区由GIDL(GateInducedDrain性区，防止HCI(HotCarrierInjectioneffect，热载流子注入效应)产生，从而导致源层201的顶端与第二信号线20c的半导体材料层206直接接触，以半导体材料为多晶硅为关于第一信号线20a和第二信号线20c中金属硅化物的设置将一信号线20a和第二信号线20c中半导体材料层206的导电类型相同以形成无结的存储单与第一信号线20a和第二信号线20c中半导体材料层206的导电类型不同以形成有结晶体管导电类型均可为N型半导体，这样使得第一信号线20a的半导体材料层206与有源层201之206可与有源层201中第一电极区2012的导电类型相同，且第一信号线20a的半导体材料层包括过渡导电材料层208，此过渡导电材料层208形成在半导体材料层206和金属导电材料层207之间，过渡导电材料层208的材料包括金属导电材料层207中的金属元素和半导体材一信号线20a和第二信号线20c的材料可以仅包括金属导电材料层207，而不包括过渡导电层202可与同一条选通线20d连接，这样设计可在独立控制存储单元进行读写操作的同时，就是说，本公开中存储器件层20中晶体管20b的有源层201不需要使用衬底10的部分来形图1和图2所示，底层存储器件层中第二信号线20c的至少部分被共用为顶层存储器件层中[0080]举例而言，若在任意相邻两存储器件层20中顶层存储器件层的第一信号线20a和底层存储器件层的第二信号线20c共用为参考电压线时，则顶层存储器件层的第二信号线存储器件层的第二信号线20c和底层存储器件层的第一信号线20号线20a的金属导电材料层207可被共用为底层存储器件层中第二信号线20c的金属导电材线20a的过渡导电材料层208和半导体材料层206。而在第一信号线20a和第二信号线20c仅邻两层存储器件层20中顶层存储器件层的第一信号线20a和底层存储器件层的第二信号线储器件层20时，如图3所示，至少相邻两存储器件层20的晶体管20b在竖直方向Z上对应设同一条选通线20d，且顶层存储器件层的第二信号线20c与底层存储器件层的第一信号线20a均为读写线且相互独立设置，这样可实现共用单元GG中两层存储器件层20读写状态的线20d形成在顶层存储器件层的栅极层202的底端侧，底层存储器件层的选通线20d形成在被共用为与顶层存储器件层中第一信号线20a的至少部分，以使顶层存储器件层的第一信储器件层的第二信号线20c相互独立设置，以分别作为共用单元GG的参考电压线或读写线管20b的栅极层202与另一共用单元GG的晶体管20b的栅极层202通过隔离绝缘层218相互绝缘设置，且在相邻两个共用单元GG中一者的选通线20d与另一者的选通线20d相互独立设单元的读写线与底层共用单元的读写线相互独立设置，这样在实现共用组G中每层存储器共用组G中最底层的读写线与靠近衬底10一侧的共用组G中最顶层的读写线至少部分共用[0100]步骤S2001，在衬底10上依次形成整面覆盖的金属导电材料薄膜和半导体材料薄20a设置有多条且间隔排布时，第一绝缘介质层204也可形成在相邻第一信号线20a之间的断缝中，本实施例中，第一绝缘介质层204远离衬底10的表面可经CMP(Chemical[0110]步骤S2004，在第一绝缘介质层204的顶面依次形成沿竖直方向Z依次堆叠的导电[0114]步骤S2008，对导电薄膜层211进行图案化处理，以形成多条间隔排布的选通线的一部分依次层叠覆盖第二绝缘介质层205远离衬底10的表面，氧化硅薄膜和氮化硅薄膜线20a的半导体材料层206外延生长形成第一电极区2012，也视为与第一信号线20a的半导体材料层206构成为一体式结构。但不限于此，也可直接在贯通孔S2内沉积与第一信号线201的沟道区2011之后，可在衬底10上形成与第一信号线20a的半导体材料层206导电类型层206，有源层201的第二电极区2013填充在贯通孔S2内，第二信号线20c的半导体材料层[0126]在其他实施例中，第二信号线20c的半导体材料层206与有源层201的第二电极区20c的半导体材料层206与有源层201的第二电极区2013后对第二信号线20c的半导体材料二信号线20c用作为参考电压线时，可采用前述方式对半导体薄膜层212进行图案化处理，且图案化的参考电压线可与选通线20d的延伸方向相同，也可与选通线20d的延伸方向不的半导体薄膜层212将整层存储器件层20中所有晶体管20b用来接地的电极区连接在一起，以减少图案化处理的步骤，降低制造成本；若本公开制作的第二信号线20c用作为读写线时，不仅需要对半导体薄膜层212进行图案化处理，还需要使得图案化处理的第二信号线[0130]在步骤S2009中，形成与第一信号线20a的半导体材料层206导电类型相同的半导[0131]在步骤S2010中，形成在第一水平方向X上延伸的第一断缝和在第二水平方向Y上形成多条在第一水平方向X上延伸的选通线20d，半导体薄膜层212在第一断缝和第二断缝通线，半导体材料层206可以与第二信号线20c中的过渡导电材料层208和金属导电材料层[0135]在步骤S2012中，形成多条在第一水平方向X上间隔排布且沿第二水平方向Y延伸的第二信号线20c的过渡导电材料层208和多条在第一水平方向X上间隔排布且沿第二水平渡导电材料层208和金属导电材料层207可同时进行图案化处理以形成沿第二水平方向Y延使二者发生硅化反应形成过渡导电材料薄膜，从而获得第二信号线20c，可视具体情况而储器件层中第二信号线20c的金属导电材料层207可以被顶层存储器件层中第一信号线20a导电材料薄膜经后续图案化处理用来形成底层存储器件层中第二信号线20c和顶层存储器膜经后续图案化处理则用来形成顶层存储器件层中第一信号线20a的过渡导电材料层208底层存储器件层中第二信号线20c的金属导电材料层207与过渡导电材料层208以及顶层存储器件层中第一信号线20a的金属导电材料层207、过渡导电材料层208和半导体材料层206，其中底层存储器件层中第二信号线20c的金属导电材料层207与顶层存储器件层中第的半导体材料层206、金属导电材料层207与过渡导电材料层208以及顶层存储器件层中第器件层中第二信号线20c的金属导电材料层207与顶层存储器件层中第一信号线20a的金属[0149]需要说明的是，步骤S2103和步骤S2104可依次进行，但不限于此，也可在步骤S2102之后，先依次形成栅绝缘薄膜材料层214和栅极薄膜材料层215，栅绝缘薄膜材料层材料层215包括位于栅绝缘薄膜材料层214顶面的平面部分和填充于填充孔S1内的柱状部与有源层201的顶面相接触且导电类型不同时，可以使得有源层201与第二信号线20c的半第一信号线20a和第二信号线20c中与有源层201相接触的半导体材料层206的导电类型与化部分有源层201的内侧壁以及第一信号线20a中半导体材料层206(图中未示出)的表面形顶层读写线指的是共用单元GG中顶层存储器件层的第二信第三绝缘介质层的孔面以及覆盖参考电压线中与第一对层栅极层指的是共用单元GG中顶层存储器件层的晶体管20b的号线20a)均包括半导体材料层，且顶层读写线和底层读写线的半导体材料层均为N型半导线的半导体材料层内，且槽状栅绝缘层中槽底部的顶面低于底层存储器件层中有源层201源层(即：底层存储器件层的有源层201)和底层读写线的半层之间，步骤S2111于步骤S2110过程中进行，第四绝缘介质层217与环状栅绝缘层同层制[0169]步骤S2113，形成至少覆盖第四绝缘介质层217和填充在相邻选通线20d之间的隔述内容提到的共用组G，其中，共用组G的制造方法可包括前述提到的步骤S2106至步骤[0173]在本实施方式中，共用组G中顶层共用单元与底层共用单元的整体形成步骤可类便后续制作顶层共用单元的栅极层202时，使得顶层共用单元的栅极层202与此选通线20d例或示例以及不同实施例或示例的特征进行