CN119421417A 半导体结构及其制备方法 （长鑫科技集团股份有限公司）

一隔离层两侧均具有半导体掺杂层；控制栅结2相对的部分具有延伸至相邻所述半导体掺杂提供基底，且于所述基底上形成堆叠材料层，所述堆叠材料层包隔离材料层沿堆叠方向的两侧均具有所述半导体掺通过所述控制栅线孔对各层所述第一隔离材料层进行回刻，形成环于所述环绕槽内依次形成沟道层以及浮栅结构，所述浮于所述控制栅线孔内形成控制栅结构，所述控制栅结构于所述控制栅线孔内以及所述环绕槽内形成所3于所述控制栅线孔侧壁、所述环绕槽的侧壁以及所述浮置栅极表面形成控制栅介质于所述控制栅介质层表面形成控制栅线，所述控制栅线填满刻蚀位于台阶区的所述堆叠材料层，以在所述于所述台阶区被暴露的所述半导体掺杂层表对钝化材料层进行刻蚀，形成交替排布且延伸至各层所述金属硅化45第一隔离材料层沿堆叠方向的两侧均具有所述半[0030]刻蚀位于台阶区的所述堆叠材料层，以在所述台阶区形第一隔离层，且刻蚀后所述台阶区暴露各所述半导体掺杂层的部分上表面而构成台阶平6杂层之间。控制栅线的与浮栅结构相对的部分可以与浮栅结构以及沟道层形成存储单元。[0046]图2至图9为一实施例中提供的半导体结构的制备过程中各步骤所得结构的截面7介质层510以及控制栅线520，控制栅介质层510位于控制栅线孔10侧壁，且环绕控制栅线8与后续形成的存储单元有效隔离。第二隔离层110的材料可以包括但不仅限于为氧化硅[0064]于基底100上形成堆叠材料层201时，可以通过沉积工艺在基底100上重复交替形[0065]沉积工艺可以包括但不限于化学气相沉积工艺(ChemicalVaporDeposition，CVD)、原子层沉积工艺(AtomicLayerDeposition，ALD)、高密度等离子沉积(High[0071]在步骤S40中，首先在环绕槽20内形成沟道层300。沟道层300的材料为半导体材9栅线孔10侧壁的沟道材料层301以及位于环绕槽20内的部分沟道材料层301一起刻蚀去除。[0076]通过外延生长方式，可以有效形成与半导体掺杂材料层211结构相同或者相近的刻蚀等工艺，去除位于环绕槽20之外的沟道材料层301以及位于环绕槽20内的部分沟道材[0079]隧穿层410的材料可以包括但不限于为氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅[0083]在步骤S50中，请参阅图6，形成控制栅结构500时，可以首先形成控制栅介质层[0086]控制栅线520的与浮栅结构400相对的部分可以与环绕槽20内的浮栅结构400以及[0088]并且，将沟道层300以及浮栅结构400同时形成在对第一隔离材料层221进行回刻[0094]步骤S512，于控制栅介质层510表面形成填满控制栅线孔10剩余空间且环绕槽20的控制栅介质材料层以及位于顶层半导体掺杂材料层211上表面的控制栅介质材料层，从[0097]其中，高介电常数层511的材料可以包括但不限于为氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物控制栅线520在与第一隔离材料层221相对的部分具有延伸至相邻半导体掺杂层之间的凸[0100]控制栅线520的各凸起521可以作为各存储单元的控制栅极，从而增加控制栅线隔离材料层221形成第一隔离层220，且刻蚀后台阶区暴露各半导体掺杂层210的部分上表[0110]步骤S70，请参阅图8，于台阶区被暴露的半导体掺杂层210表面形成金属硅化物[0111]金属硅化物600可以有效降半导体掺杂层210与后续形成的位线插塞以及选择线[0116]侧墙700的材料可以包括但不限于为氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅的结构进行热退火，从而使得金属材料层中的金属原子与半导体掺杂层210中的硅原子相的金属硅化物600上的多个通孔。该多个通孔包括交替排布的位线接触孔以及选择线接触选择线接触孔以及钝化材料层上表面形成导电[0132]作为示例，步骤S82对钝化材料层进行刻蚀形成位线接触孔以及选择线接触孔的被刻蚀去除的区域填满，从而使得位线插塞910以及选择线插塞920可以形成在钝化层800择线接触孔内分别填满位线插塞910以及选择线[0140]位线插塞910对应的半导体掺杂层210的层数越低即越靠近基底，位线插塞910的[0141]此时，设置位线插塞910对应的各个半导体掺杂层210的从而使得层数越低的半导体掺杂层210具有越大的用于传输电流的横截面积，进而使得层[0143]此时，设置选择线插塞920对应的各个半导体掺杂层210的厚度自上至下依次增[0145]在其他实施例中，也可以设置自上至下的不同半导体掺杂层210对应的位线接触掺杂层210对应的选择线接触孔的直径逐渐增大，从而使得对应至自上至下的不同半导体步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流[0151]堆叠结构200位于基底100上，包括交替堆叠的半导体掺杂层210与第一隔离层[0161]在本实施例中，控制栅线520的与浮栅结构400相对的部分可以与浮栅结构400以从而可以分别形成存储单元的源极与漏极。当半导体结构具有多层沟道层300而形成多层道层300而形成多层存储单元时，相邻层存储单元的构具有多层沟道层300而形成多层存储单元时，相邻层存储单元的电荷存储节点通过可以[0165]控制栅线520的各凸起521可以作为各存储单元的控制栅极，从而增加控制栅线[0168]侧墙700的材料可以包括但不限于为氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅[0170]在一个实施例中，半导体结构还包括钝化层800、位线插塞910以及选择线插塞[0173]位线插塞910可以连接至位线。位线插塞910的材料可以包括但不限于为钴(Co)、[0178]此时，设置位线插塞910对应的各个半导体掺杂层210的从而使得层数越低的半导体掺杂层210具有越大的用于传输电流的横截面积，进而使得层[0180]此时，设置选择线插塞920对应的各个半导体掺杂层210的厚度自上至下依次增