4.2同步计数器74x163的实现

4.1时钟同步状态机的设计4.1.1时钟同步状态机及其设计流程4.1.2时钟同步状态机设计方法构建序列发生器4.1.3状态图直接描述法实现序列发生器4.2同步计数器74x163的实现4.3移位寄存器的实现和应用4.3.174x194的实现4.3.2使用74x194IP核实现11001序列发生器第四章时序逻辑电路FPGA实现CLKCLR_LLD_LENPENT工作状态

0×××

10×××110×

×11×0

1111同步清零

同步置数保持保持，RCO=0计数

74x163回顾74x163自由工作模式自由模式时，QDQCQBQA输出在每个时钟边沿变化，从0000开始计数，0000-0001-0010…1111-0000…完成从0到15的循环计数，当计数值为15时，RCO有效,输出1。modulep74x163(clk,clr_l,ld_l,enp,ent,d,q,rco);inputclk,clr_l,ld_l,enp,ent;input[3:0]d;output[3:0]q;outputrco;reg[3:0]q=0;regrco=0;always@(posedgeclk)begin if(clr_l==0)q<=0; elseif(ld_l==0)q<=d;elseif((ent==1)&&(ent==1))q<=q+1; elseq<=q; endalways@(qorent)begin if((ent==1)&&(q==15))rco=1; elserco=0;end`timescale1ns/1psmodulesim1; regclk=0; regclr_l=1; regld_l=1; regenp=1; regent=1; reg[3:0]d=0; reg[3:0]q=0;

wirerco;

p74x163uut(clk,clr_l,ld_l,enp,ent,d,q,rco);

always#10clk=~clk;endmodulemodulep74x163(clk,clr_l,ld_l,enp,ent,d,q,rco);inputclk,clr_l,ld_l,enp,ent;input[3:0]d;output[3:0]q;outputrco;ERROR:[USF-XSim-62]'elaborate'stepfailedwitherror(s).PleasechecktheTclconsoleoutputor'E:/provivado/bppro/p_74x163/p_74x163.sim/sim_1/behav/elaborate.log'fileformoreinformation.VivadoSimulator2015.3Copyright1986-1999,2001-2015Xilinx,Inc.AllRightsReserved.Running:D:/xilinx/Vivado/2015.3/bin/unwrapped/win64.o/xelab.exe-wtobac9eefe3b0f4d5599d8113dcd71e272--debugtypical--relax--mt2-Lxil_defaultlib-Lunisims_ver-Lunimacro_ver-Lsecureip--snapshotsim1_behavxil_defaultlib.sim1xil_defaultlib.glbl-logelaborate.logUsing2slavethreads.StartingstaticelaborationERROR:[VRFC10-529]concurrentassignmenttoanon-netqisnotpermitted[E:/provivado/bppro/p_74x163/p_74x163.srcs/sim_1/new/sim1.v:11]ERROR:[XSIM43-3322]StaticelaborationoftoplevelVerilogdesignunit(s)inlibraryworkfailed.`timescale1ns/1psmodulesim1; regclk=0; regclr_l=1; regld_l=1; regenp=1; regent=1; reg[3:0]d=0;

wire[3:0]q;

wirerco;

p74x163uut(clk,clr_l,ld_l,enp,ent,d,q,rco);

always#10clk=~clk;endmodulemodul