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文档简介

4.1时钟同步状态机的设计

4.1.1时钟同步状态机及其设计流程4.1.2时钟同步状态机设计方法构建序列发生器4.1.3状态图直接描述法实现序列发生器4.2同步计数器74x163的实现4.3移位寄存器的实现和应用4.3.174x194的实现4.3.2使用74x194IP核实现11001序列发生器第四章时序逻辑电路FPGA实现数字逻辑电路分为两大类。一类是组合逻辑电路(Combinationallogiccircuit)，一类是时序逻辑电路（Sequentiallogiccircuit）。时序逻辑电路(Sequentiallogiccircuit)是具有记忆特性的，时序逻辑电路的输出不仅与当前的输入(Presentinputs)有关，而且还与当前的状态(Presentstates)有关。电路状态转换的时间和节奏可以靠时钟（Clock）来控制。ClockSignal时间性、顺序性、步调一致性是时序电路的重要特征。CrystalOscillator4.1时钟同步状态机及其设计流程时钟同步状态机可以分为Mealy机和Moore机ClockSignal4.1时钟同步状态机及其设计流程时钟同步状态机可以分为Mealy机和Moore机ClockSignal时序电路的设计就是已知命题，设计出完成该命题的电路。时钟同步状态机的设计过程大致可以分为以下几个步骤：（1）根据题目的逻辑要求，构造原始的状态图(Statediagram)或构造原始的状态/输出表（State/outputtable）。（2）构建状态转移表，进行状态化简(Stateminimization)。（3）根据状态转移表画卡诺图求解。求出电路的状态方程(Stateequation)、激励方程(Excitationequation)和输出方程(Outputequation)。（4）若有未用状态还需要判断状态是否自启动。若不能自启动需修改状态转移表。（5）电路实现。用FPGA实现，可以用HDL语言进行描述。4.1时钟同步状态机及其设计流程时钟同步状态机设计方法构建序列发生器1100111001（1）分析并画出状态图时钟同步状态机设计方法构建序列发生器11001（2）根据状态图画出状态转移表Q0Q1Q2Q0*Q1*Q2*Z00000110010101010011001110001000001时钟同步状态机设计方法构建序列发生器（3）根据状态转移表画卡诺图求解Q0Q1Q2Q0*Q1*Q2*Z00000110010101010011001110001000001转移方程:Q0*=Q1Q2Q1*=Q1’Q2+Q1Q2’Q2*=Q0’Q2’

输出方程：Z=Q1’时钟同步状态机设计方法构建序列发生器（4）判断自启动（使用FPGA设计的时候可以给出初始态，可以省略）未用状态101->010，110->010

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