Xilinx FPGA原理与实践-基于Vivado和Verilog HDL5.3VGA显示实践

第五章

FPGA基本实践5.1流水灯实践流水灯的关键设计流水灯工程的vivado实现5.2数码管动态显示实践数码管动态显示原理分析数码管动态显示设计数码管动态显示工程的vivado实现数码管动态显示IP核设计与实现调用IP核实现动态显示5.3VGA显示的实现VGA显示基本原理VGA显示设计与实现补充

按键行列按键原理行列按键实践驱动普通的液晶显示器显示图形，就可以实现诸如监控系统、示波器视频显示。本节将构建VIVADO工程实现基本的VGA显示。5.3.1VGA显示基本原理图中所示，使用到了VGA接口除地之外，包括1脚红色，2脚绿色，3脚蓝色。以及13脚的水平同步（扫描）Hsync和14脚的垂直同步（扫描）Vsync。进一步分析该图，红色信号使用了VGAR0通过4K电阻、VGAR1通过2K电阻、VGAR2通过1K电阻、VGAR2通过510欧姆的电阻后，进行线或后加载。出于实验的目的对颜色的精度要求不高，电阻的取值510欧姆近似于500欧姆。那么这种设计R3R2R1R0的权重分别为8421，因此符合二进制数值设计。当R3R2R1R0为1111是红色最强。红色的数字范围为0000-1111。同理，绿色和蓝色也是四位颜色。因此是12位色（4096色）。5.3.1VGA显示基本原理5.3.1VGA显示基本原理基于欧姆定律进行计算液晶显示驱动电路管脚分配5.3.1VGA显示基本原理5.3.1VGA显示基本原理VGA的扫描过程要显示整个图像，一行扫描完成后要进行回扫，然后开始下一行的扫描。所有行扫描完成后，需要进行垂直回扫完成扫描过程。垂直扫描的周期长，完成整个屏幕的显示，也称为场或帧。回扫过程需要消隐。5.3.1VGA显示基本原理VGA的时序主要分为行和场两种数据时序5.3.1VGA显示基本原理VGA显示器是由一个一个的像素点组成的，如果有x行y列，就有x*y个像素点。按照规则，要一行一行地显示直到所有行显示完。这种方式也称为扫描。行数据时序就是一行数据的显示时序。由VGA行数据时序图可以看出，显示一行数据需要做好两件事情。首先是产生行同步Hsync信号。从图中可以看出，行扫描的一个周期e由SYNC（同步信号宽度a）+BACKPORCH(消隐后沿b)+ACTIVEVIDEOTIME(行显示c)+FRONTPORCH(消隐前沿d)组成。5.3.1VGA显示基本原理场同步时序如下图所示，场扫描时间s则是由SYNC（场同步信号o）+BACKPORCH(消隐后沿p)+ACTIVEVIDEOTIME（场显示q）+FORNTPORCH(消隐前沿r)构成。在场扫描时间内，完成所有的行的扫描。因此，要完成显示驱动，最重要的工作就是实现水平同步（扫描）Hsync和垂直同步（扫描）Vsync信号的时序。5.3.1VGA显示基本原理VGA刷新频率和扫描时间5.3.2VGA显示设计与实现假设采用800×600@75的模式，75*1056*625=49.5M。因此需要49.5M的时钟。现在有50M的时钟，要想得到49.5M的时钟，最直接简单合理的方法就是使用VIVADO提供的IP核。首先新建工程p_vga及顶层VerilogHDL文件v1.v。点击流程导航窗口工程管理项下的IP目录（IPCatalog），选择VIVADO自带的IP核时钟魔术师ClockingWizard。双击时钟魔术师。时钟魔术师的窗口弹出，可以看到有IP符号和5个页框。在第一个页框（时钟选项页）中修改输入时钟频率为50MHz，然后切换到第二个页框（输出时钟）。在第二个页框中，将第一个输出时钟选中，将频率修改为49.5MHz。然后不选下面的复位（reset）和锁住（locked）检查框。这时得到下图所示的窗口。之后按确认生成IP核实例。5.3.2VGA显示设计与实现IP核实例生成后，在工程中添加了clk_wiz_0.sciIP核文件，在其下有只读的clk_wiz_0.v模块文件,双击之得到右图，其中模块的声明很清晰，在工程其他文件中可简单的调用该模块实现49.5M的时钟。在分析了VGA的基本原理后，开始进行设计实现。因为电路板的时钟频率是50MHz,采用800×600@75的显示模式比较简单，并适合一般的液晶显示器。5.3.2VGA显示设计与实现新建工程p_vga，建新VerilogHDL源文件v1.v代码如下所示。modulev1(inputclk,input[7:0]sw,output[7:0]led,outputHsync,outputVsync,output[3:0]vgaRed,output[3:0]vgaGreen,output[3:0]vgaBlue);parameterta=80,tb=160,tc=800,td=40,te=1056,to=3,tp=21,tq=600,tr=1,ts=624;5.3.2VGA显示设计与实现reg[10:0]x_counter=0;reg[10:0]y_counter=0;reg[2:0]colour;wireclk_vga;assignled=sw;clk_wiz_0uut_clk(.clk_in1(clk),.clk_out1(clk_vga));5.3.2VGA显示设计与实现5.3.2VGA显示设计与实现always@(posedgeclk_vga)begin

if(x_counter==te-1)//1055beginx_counter=0;if(y_counter==ts-1)y_counter=0;elsey_counter=y_counter+1;endelsebeginx_counter=x_counter+1;endendendalways@(x_counterory_counter)beginif(x_counter<340)colour<=3'b001;elseif(x_counter<440)colour<=3'b010;elseif(x_counter<540)colour<=3'b011;elseif(x_counter<640)colour<=3'b100;elseif(x_counter<740)colour<=3'b101;elseif(x_counter<840)colour<=3'b110;elseif(x_counter<940)colour<=3'b111;elsecolour<=3'b000;end5.3.2VGA显示设计与实现assignvgaRed={4{colour[2]}};assignvgaGreen={4{colour[1]}};assignvgaBlue={4{colour[0]}};assignHsync=!(x_counter<ta);assignVsync=!(y_counter<to);endmodule5.3.2VGA显示设计与实现工程代码完成后，新建一仿真文件。仿真代码很简单，只为显示模块v1模拟50MHz的时钟。进行仿真得到如下图所示的结果。5.3.2VGA显示设计与实现

从全景图看，垂直扫描的周期是13.3ms。VGA工作在800×600@75模式，场频率应为75Hz,周期为13.3ms与仿真结果一致。将图形展开，得到下图所示的仿真细节图。5.3.2VGA显示设计与实现第2个仿真图是将第1个仿真图的仿真波形在中间垂直同步信号负脉冲处放大，并加入了MARKER(标志)及CURSOR（游标）进行测量。加入MARKER的方法是在波形图上点鼠标右键，在弹出的菜单选择添加MARKER即可，而CURSOR本身就存在，可以用鼠标移动。图中在Vsync为0的期间，包含了完整的3个水平扫描周期，这是因为to=3。在水平同步周期的最开始位置加入MARKER，然后将游标移动到下一个周期开始的地方，图中的21.334667us是游标相对于MARKER的时间差，因为点频率是49.5MHz，每一个点的扫描时间是20.2ns,行周期是20.2ns*te=20.2ns*1056=21.3us,仿真波形正确。5.3.2VGA显示设计与实现将普通液晶显示器的VGA插头插入FP