半定制设计模式课件

半定制設計模式

2025-3-161§1 引言實現策略:正向設計和逆向設計。自動化策略:自動設計、半自動設計和手工設計。2025-3-162層次式策略2025-3-163版圖結構實現技術2025-3-164§2 門陣列、宏單元陣列及門海一、門陣列設計模式母片結構

門陣列設計模式（gatearraydesignstyle）又稱為母片（masterslice）法。它預先設計和製造好各種規模的母片，如1000門，3000門，5000門，10000門……母片上除其金屬連線及引線孔以外的各層圖形均是固定不變的，且以陣列形式排列。2025-3-165母片2025-3-166兩種基本單元結構基本單元的高度，寬度都是相等的，並按行排列。2025-3-167單元庫中存放的資訊NAND3、電路圖、邏輯圖版圖：孔、引線電路參數：扇入、扇出、門延遲時間2025-3-168門陣列設計的特點單元庫：單元庫中存有上百種不同功能的單元電路，這些單元作為系統設計的基礎，可以重複使用。門陣列的生產製造可以分為兩個相對獨立的過程：第一個過程是母片的製造，同時提供與之配套的單元庫。第二個過程是根據用戶所要實現的電路，完成母片上電路單元的佈局及單元間連線。然後對這部分金屬線及引線孔的圖形進行製版、流片。2025-3-169門陣列設計的優點事先製備母片，使設計週期縮短。母片及庫單元都是事先設計好，並經過驗證。因此，正確性得到保證。門陣列模式非常規範，自動化程度高。價格低，適合於小批量的ASIC設計。門陣列設計的缺點晶片利用率低，70%左右。不夠靈活，對設計限制得太多。布通率不能做到100%布通，要人工解決剩線問題。2025-3-1610二、宏單元陣列模式（macro-cellarray）

為了提高門陣列的晶片利用率，一種改進的結構是去掉垂直方向的走線通道，跨越單元行的線可以利用空閒柵來完成。2025-3-1611三、門海設計模式（seaofgates）

門海設計模式進一步改進了宏單元陣列的版圖結構，取消了水準方向的走線通道，成為一種無通道（channel-less）的門陣列，它仍然保留了半定制設計法的優點：母片預製。

2025-3-1612§3 標準單元設計模式2025-3-1613單元庫有200種左右標準單元。存儲資訊：包括邏輯符號、電路圖、物理版圖和電學參數。單元的邏輯功能，電性能及幾何設計規則等都是經過驗證和分析的。與門陣列庫單元不同的是，這裏的物理版圖是從最低層到最高層各層圖形都包括在內。2025-3-1614標準單元布圖方法

標準單元按行排列，行與行之間留有佈線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直方向互連則必須借用事先預留在“標準單元”內部的走線道（feed-through）或在兩單元間設置的“走線道單元”（feed-throughcell）或“空單元”（emptycell）來完成連成。2025-3-1615標準單元模式的優點比門陣列更加靈活的布圖方式。可以解決布通率問題，達到100%布通率。“標準單元”預先存在單元庫中，可以提高布圖效率。標準單元設計模式，由於其自動化程度高、設計週期短、設計效率高。十分適用於ASIC的設計，是目前應用最廣泛的設計方法之一。2025-3-1616標準單元的改進隨著積體電路工藝的發展，標準單元布圖方式也在不斷的改進，由於增加了佈線層數（3~7層）和採用“跨單元佈線”（over-cellrouting）技術。可允許出現不等高的單元。而單元引線端的位置也可以任意，不一定要在單元的上下邊界上，這樣有利於提高晶片的利用率。由此造成佈線通道的不規則性，給自動佈線演算法帶來了一定難度。出現了無通道的標準單元。2025-3-1617標準單元布圖模式存在的問題當工藝更新之後，標準單元庫要隨之更新，這是一項十分繁重的工作。為了解決人工設計單元庫的費時問題。幾乎所有的商業EDA工具，如Cadence，Mentor,Synopsys等都有標準單元自動設計工具。設計重用（Reuse）技術也可用於解決單元庫的更新問題。2025-3-1618現場可編程門陣列（FieldProgrammableGateArray）是一種可編程器件，它是近幾年迅速發展起來的，用於ASIC設計的一種新方法。FPGA提供了用戶可編程和自己製造的能力，極大地縮短了設計和製造時間。FPGA是由CPLD發展而來的，而CPLD則是由PLA發展而來。§4

現場可編程門陣列（FPGA）2025-3-1619優點：可以現場編程，給用戶提供了參與系統和電路設計的可能性。設計週期短，上市快。一般用於產品的開發和實驗階段，用於搶佔市場。與ASIC相比的不足：功耗大成本高速度慢2025-3-1620FPGA邏輯實現我們常把採用基於查找表（Look-Up-Table）結構的PLD晶片稱之為FPGA，查找表簡稱為LUT，是FPGA的最基本結構，LUT本質上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。當用戶通過原理圖或HDL語言描述了一個邏輯電路以後，FPGA開發軟體會自動計算邏輯電路的所有可能的結果，並把結果事先寫入RAM,這樣，每輸入一個信號進行邏輯運算就等於輸入一個地址進行查表，找出地址對應的內容，然後輸出即可。

2025-3-16214輸入與門用一個LUT實現的例子實際邏輯電路LUT的實現方式a,b,c,d輸入邏輯輸出地址RAM中存儲的內容00000000000001000010....0...01111111111一般LUT結構2025-3-1622由於LUT主要適合SRAM工藝生產，所以目前大部分FPGA都是基於SRAM工藝的，而SRAM工藝的晶片在掉電後資訊就會丟失，一定需要外加一片專用配置晶片，在上電的時候，由這個專用配置晶片把數據加載到FPGA中，然後FPGA就可以正常工作，由於配置時間很短，不會影響系統正常工作。也有少數FPGA採用反熔絲或Flash工藝，對這種FPGA，就不需要外加專用的配置晶片。

2025-3-1623XilinxSpartan-II晶片內部結構

Slices結構

FPGA晶片Spartan-II的結構

XilinxSpartan-II的內部結構

2025-3-1624Spartan-II主要包括：

CLBsI/O塊RAM塊可編程連線（未表示出）在Spartan-II中，一個CLB包括2個Slices,每個slices包括兩個LUT，兩個觸發器和相關邏輯。

2025-3-1625FPGA的設計特點一個FPGA晶片由若干個可編程的邏輯模組組成它們既可以排列成如門陣列那樣的塊陣列，可以排列成如宏單元陣列那樣的行模式。這些邏輯模組可用一個可編程的佈線網路進行互連。一個典型的FPGA邏輯模組比門電路複雜，但比標準單元模式中的單元簡單。2025-3-1626系統/邏輯設計模擬驗證布圖

編程檔母片在IC工廠：

母片在用戶現場：未編程半成品掩膜編程測試、劃片、封裝用戶產品編程器現場編程測試檢驗用戶產品未編程半成品門陣列與FPGA設計的區別2025-3-1627FPGA設計例子2025-3-1628布爾運算式

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