电子技术（第5版）课件 第8章 触发器与时序逻辑电路

第8章触发器与时序逻辑电路第8章触发器和时序逻辑电路8.1双稳态触发器8.2时序逻辑电路分析和设计8.4集成计数器8.5单稳态触发器8.3寄存器8.6无稳态触发器8.7555定时器和应用第8章触发器和时序逻辑电路本章要求1.掌握RS、JK、D

触发器的逻辑功能、特征方程、状态转换关系2.理解寄存器、移位寄存器、二进制计数器、十进制计数器的逻辑功能和工作原理3.掌握时序逻辑电路分析方法，了解时序逻辑电路设计方法4.了解集成计数器、单稳态触发器、无稳态触发器工作原理5.掌握555定时器多谐振荡器的工作原理应用（1）触发器定义

能够存储（记忆）一位二进制信息基本逻辑单元电路1.触发器特点及分类（2）触发器特点

1）有2个稳定状态0和12）根据不同输入可置0或1状态

3）输入信号消失，0或1状态被保存（记忆）（3）触发器按功能分类

双稳态触发器（RS、JK、D、T等）单稳态触发器无稳态触发器（多谐振荡器）8.1双稳态触发器（1）电路结构通常规定Q的状态为触发器状态输出端Q、Q“互补”，即两个逻辑状态相反输入端SD、RD表示低电平（负脉冲）有效2.基本RS触发器反馈线&QQG1&G2SDRD两互补输出端两输入端SDRDQ功能状态表（真值表）（2）工作原理11）SD=1，RD=01010110000置0设触发器原状态为

1RD---称为置0端或复位端，低电平有效&QQG1&G2SDRD2.基本RS触发器8.1双稳态触发器

2）SD=0，RD=1设触发器原状态为

001010011SD---称为置1端或置位端，低电平有效&QQG1&G2SDRDSDRDQ功能状态表（真值表）100置0011置1

（2）工作原理2.基本RS触发器8.1双稳态触发器3）SD=1，RD=111011100设触发器原状态为

0SDRDQ功能状态表（真值表）100置0011置1

11不变保持&QQG1&G2SDRD（2）工作原理2.基本RS触发器8.1双稳态触发器4）SD=0，RD=01111100111SDRDQ功能状态表（真值表）100置0011置1

11不变保持00&QQG1&G2SDRD（2）工作原理2.基本RS触发器8.1双稳态触发器4）SD=0，RD=0110111101

态注意：不定是指两个输入端均由0变1后若先翻转

（3）触发器功能描述&QQG1&G2SDRD1100将次态Qn+1与现态Qn，输入信号间逻辑关系用表格的形式表示出来，称为状态转移真值表，简称状态表或真值表1）状态表SDRDQn+1功能100置0011置1

11不变保持0

0同时变1后不定逻辑符号SDRDQQSR2）特征方程描述触发器逻辑功能的函数表达式称为特征方程，又称次态方程（2）工作原理2.基本RS触发器8.1双稳态触发器11次态Qn+1的卡诺图×001×0110001111001RDSDQn约束条件3）状态转移图（状态图）2）特征方程01RD=×

SD=1RD=0,SD=1RD=1,SD=0RD=1

SD=×圆圈表示状态标注表示转移条件箭头表示转移方向4）时序图（工作波形图）时序图是描述输出和输入信号随时间变化的图形RDSDQQ置1置0置1置1保持不允许置1（5）功能描述2.基本RS触发器8.1双稳态触发器描述触发器的状态转换关系及转换条件的图形称为状态转移图，简称状态图0Q00101不定1101SD1111010100RD注意：

（1）负脉冲过去后，即和均为1

时，Q的状态才为“不定”SDRD（2）“不定”时Q的状态，不由输入信号确定，由偶然因素确定，使用时应禁止出现（6）举例应用2.基本RS触发器8.1双稳态触发器（1）问题引出&G4SR&G3CP时钟脉冲控制端基本RS触发器引导电路（2）电路结构

可控RS触发器

1）增加导引电路和控制端

2）控制信号为时钟脉冲CP

3）CP=1（上升沿）状态翻转

基本RS触发器

1）状态仅受

SD、RD控制

2）怎样建立与时间关系&QQ.G1&G2SDRD3.可控RS触发器8.1双稳态触发器1）CP=0时，G3、G4门均被封锁，触发器状态不变（3）工作原理2）CP=1时，G3、G4

门打开，输出由R,S状态确定3）Qn

—时钟脉冲作用前状态（次态）

Qn+1

—时钟脉冲作用后状态（现态）&G4SR&G3CP&QQ.G1&G2SDRDQQSR

CPSDRDS1SC11RR1）状态表（CP＝1时）（4）功能描述00

SR01

010

111

不定Qn+1Qn2）特征方程约束条件3）状态图（CP=1）3.可控RS触发器8.1双稳态触发器3）状态图（CP=1）01R=×S=0R=0S=×R=1,S=0R=0,S=1不变不变不变不变不变不变置1置0置1置0不变4）波形图（5）可控RS触发器存在问题---空翻现象由于在CP=1期间，G3、G4门为打开，都能接收R、S信号。所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能发生多次翻转CPSRQ有效翻转空翻（4）功能描述3.可控RS触发器8.1双稳态触发器（1）问题提出CPQ=SQ=R1）可控RS触发器脉冲CP过宽会出现问题2）将会出现空翻现象，即在一个时钟脉冲期间，触发器翻转多次，降低了抗干扰能力3）克服办法：采用JK触发器或D触发器00

SR01

010

111

不定Qn+1QnCP

CP1R1S

C1FF1QQSDRDJK

C1FF2SR&&1S1R逻辑图14.JK触发器8.1双稳态触发器FF1从触发器FF2主触发器反相器

（4）逻辑符号1R1S

C1FF1QQSDRDCP

CP

C1FF2JKSR&&1S1R逻辑图1保持置0

置1计数功能J

K

Qn+100

Qn010101

11

Qn﹥S1JC11KRSDJCPKRDQQ

（3）触发器状态表下降沿翻转（2）电路结构4.JK触发器8.1双稳态触发器例：已知JK触发器CP、J、K波形，试画Q波形CPJKQ无约束条件01J=0K=×J=×K=0J=×,K=1J=0,K=×（6）状态图（5）特性方程4.JK触发器8.1双稳态触发器

基本R-S触发器导引电路&G2&G1QQSDRD反馈线&G3&G4&G5&G6CPD（2）状态表D

Qn+1

0101上升沿触发翻转DCPQQRDSD1DCI（3）逻辑符号5.D触发器8.1双稳态触发器（1）电路结构上升沿触发翻转CPDQ上升沿后D不再起作用，触发器状态保持（不会空翻）边沿触发器：同时具备以下条件的触发器称1）触发器仅在CP某一约定跳变沿到来时，才接收输入信号2）在CP=0或CP=1期间，输入信号的变化不会引起触发器输出状态变化边沿触发方式的触发器有两种类型：一种是维持—阻塞式触发器，它是利用直流反馈来维持翻转后的新状态，阻塞触发器在同一时钟内再次产生翻转；另一种是边沿触发器，它是利用触发器内部逻辑门之间延迟时间的不同，使触发器只在约定时钟跳变时才接收输入信号5.D触发器8.1双稳态触发器（4）工作波形（1）JK触发器转换为D触发器D

Qn+1

0101D触发器状态表J

K

Qn+100

Qn010

101

11

QnJK触发器状态表

当J=D，K=D时，两触发器状态相同从JK和D状态表可见：当D=0（J=0，K=1）时，CP下降沿Qn+1=0当D=1（J=1，K=0）时，CP下降沿Qn+1=1

CPQJKQ1D

CPQQJKD逻辑符号6.触发器功能转换8.1双稳态触发器T触发器状态表T

Qn+1

01QnQn

当J=K时，两触发器状态相同（保持）（计数）（保持）（计数）J

K

Qn+100

Qn010

1

0

1

11

QnJK触发器状态表从JK和T状态表可见：当T=0，CP下降沿Qn+1=Qn当T=1，CP下降沿Qn+1

=QnT

CPQJKQJKT1JC11K（2）JK触发器转换为T触发器6.触发器功能转换8.1双稳态触发器

即来一个CP，触发器翻转一次CPQD=QD

Qn+1

0101D触发器状态表

将D的D端与Q相连为

Qn+1=Qn（计数功能）

CPQQDDT′1DC1（3）D触发器转换为T

´触发器6.触发器功能转换8.1双稳态触发器（1）触发器有两个基本性质

1）在一定条件下，触发器可维持在两种稳定状态（0或1状态）之一而保持不变

2）在一定的外加信号作用下，触发器可从一个稳定状态转变到另一个稳定状态（2）触发器逻辑功能描述主要有特性方程、状态真值表、状态转移图和波形图等（3）触发方式

1）基本RS触发器，为电平触发方式

2）同步RS触发器，为电平触发方式

3）主从JK触发器，为脉冲触发方式

4）边沿触发器（维持阻塞型D），为边沿触发方式触发器小结8.1双稳态触发器8.2时序逻辑电路分析与设计（1）组合逻辑电路1.时序逻辑电路简介（2）时序逻辑电路...组合逻辑电路X1XnX2输入Y2Y1Yn输出......组合逻辑电路X1Xn输入YnY1输出...

记忆电路（触发器）Q1QnD1Dn......CP

2）逻辑功能特点任何时刻电路的输出，不仅和该时刻

的输入信号有关，而且还取决于电路

原来的状态

1）电路组成特点

♦

含有记忆元件（触发器）

♦

与时钟脉冲CP有关

3）时序逻辑电路功能表示

♦

表达式驱动方程、输出方程和状态方程

♦

状态表、卡诺图、状态图和时序图（1）按逻辑功能分...组合逻辑电路X1Xn输入YnY1输出...

记忆电路（触发器）Q1QnD1Dn......CP计数器、寄存器、读/写存储器、顺序脉冲发生器等（2）按时钟控制方式分同步时序电路所有触发器的状态变化都是在同一时钟信号CP作用下同时发生异步时序电路电路各触发器没有共用一个CP，状态的变化不是同时发生，而是有先有后（3）按输出信号特性分Moore型电路的输出状态仅与存储电路的状态有关而与输入无关，输出函数为

Y（tn）=f[Q（tn）]Mealy型电路输出状态不仅与存储电路有关，而且与输入也有关，输出函数为

Y（tn）=f[X（tn），Q（tn）]8.2时序逻辑电路分析与设计2.时序逻辑电路分类（1）分析步骤时序电路时钟方程驱动方程状态表状态图时序图输出方程状态方程确定电路逻辑功能（2）根据逻辑图写方程式♦时钟方程

各触发器CP信号的来源（同步电路可以省略）♦输出方程

时序电路的输出逻辑表达式，通常是现态的函数

♦驱动方程各触发器输入端的逻辑表达式。

♦状态方程将驱动方程代入相应触发器的特性方程便得到该触发器的状态方程（3）列状态转换真值表

将电路现态的各种取值代入状态方程和输出方程中进行计算，从而得到转换真值表

（4）电路逻辑功能的说明根据状态转换真值表来分析和说明电路的逻辑功能8.2时序逻辑电路分析与设计3.时序逻辑电路分析（1）例题1：分析图1所示逻辑电路功能，画出状态转换图和时序图，并检查电路能否自启动JKQFF01JC11KQFF1QFF2CPQ0Q1Q21JC11K1JC11KQ2&YDR解：由图知，CP加在各触发器的时钟脉冲输入端故为一同步时序逻辑电路，可不写时钟方程（1）写方程式1）输出方程

2）驱动方程

3）状态方程将驱动方程代入JK触发器的特性方程即可得8.2时序逻辑电路分析与设计3.时序逻辑电路分析（1）3）状态方程（2）列状态转换表（状态表）

设电路的初始状态（现态）为=000，得到状态转换表现态次态输出Y000001000101000100110011100010010101010001（3）逻辑功能

电路共有6个状态，且按递增规律变化的，因此该时序电路是一个同步六进制加法计数器（4）画状态转换图和时序图例题1的状态表8.2时序逻辑电路分析与设计3.时序逻辑电路分析（1）Q0Q1CPQ2Q1Q0000001100010011101/0/0

/0/0/0/1111110/Y/0

/1（4）画时序图和状态转换图Q2时序图状态图（5）检查电路能否自启动

110和111两个状态称为“无效状态”。若由于某种原因而进入无效状态，只要继

续输入CP，电路便会自动返回有效状态，则电路能够自启动。否则不能自启动由以上分析知，例题1所示电路为---能自启动同步六进制加法计数器8.2时序逻辑电路分析与设计3.时序逻辑电路分析（1）

（计数器在自动化产线中应用）1号生产线2号生产线3号生产线4号生产线打印机数据保存、查询、统计（1）问题引出8.2时序逻辑电路分析与设计3.时序逻辑电路分析（2）计数器主要由触发器组成，用于对时钟脉冲

CP计数；分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等（3）计数器分类1）按数制分二进制计数器、十进制计数器、N进制（任意进制）计数器2）按数方式分加法计数器、减法计数器、可逆计数器

（Up-DownCounter）3）按数方式分同步（Synchronous）计数器异步（Asynchronous）计数器4）计数器计数容量、长度或模的概念一个触发器可表示一位二进制数，若要表示n位二进制数，须用n个具有计数功能的触发器例如：n位二进制同步加法计数器（2）计数器特点和分类8.2时序逻辑电路分析与设计3.时序逻辑电路分析（2）

1）时序逻辑电路自启动（4）计数器自启动逻辑抽象，选定电路输入变量和输出变量、选定电路状态数M，以此选定触发器数目n，二者应满足的关系为

2n-1≤M≤2n时序逻辑电路中可能出现总状态数不等于有效状态，多余状态即为无效状态，则形成无效循环。但经过有限次跳变后，最终进入设定的状态，则称电路可自启动，反之不能自启动（易受干扰、甚至不能工作）

2）自启动判别方法♦M<2n

，从2n种组合中选M种组合与M种状态对应，则必有无效状态，数目为

2n-M

例如：3个触发器组成7进制计数器，则有1个无效状态；组成6进制就有2个无效状态；8进制则无无效状态则111的次态为有效状态000，故电路能够自启动8.2时序逻辑电路分析与设计3.时序逻辑电路分析（2）♦M=2n

，2n种组合与M种状态对应；2n种组

合均为有效状态，电路能够自启动♦检查方法将无效状态代入状态方程，如果能够返回

其中某个有效状态，则可自启动例如：将7进制计数器无效状态111代入Δ

按二进制的规律累计脉冲C个数Δ

一个双稳触发器可表示一位二进制数，若

要表示n位二进制数，须用n个具有计数功

能的触发器（1）二进制异步加法计数器（分析）1）电路组成（三位二进制异步加法）---二进制计数器分析方法RD

1JC11KRQQ0FF0Q1FF1QQQ2FF2CP

1JC11K

1JC11KQQQRR8.2时序逻辑电路分析与设计3.时序逻辑电路分析（2）

计数器状态表

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000

脉冲数（CP）2）列状态表Δ

FF0的Q0端在CP下降沿触发翻转CP0=CP

Δ

FF1的Q1在Q0下降沿触发翻转

CP1=Q0

Δ

FF2的Q2在Q1下降沿触发翻转CP2=Q13）状态分析

4）驱动方程

J0=K0=1，J1=K1=1，J2=K2=1

（T’触发器）下降沿触发5）输出方程C=Q2Q1Q0C并行输出Q0Q1Q2&

1JC11KQFF0FF1QQFF2CP

1JC11K

1JC11KQQQ1118.2时序逻辑电路分析与设计3.时序逻辑电路分析（2）---二进制计数器分析方法2）列状态表

4）驱动方程

J0=K0=1

J1=K1=1

J2=K2=1（T’触发器）上升沿触发5）输出方程C=Q2Q1Q0

1JC11KQQ0FF0Q1FF1QQQ2FF2CP

1JC11K

1JC11KQQQ&C并行输出111Δ

FF0CP0=CP

Δ

FF1CP1=Q0

Δ

FF2CP2=Q13）状态分析8.2时序逻辑电路分析与设计---二进制计数器分析方法3.时序逻辑电路分析（2）

计数器状态表

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000

脉冲数（CP）2分频4分频8分频CP12345678Q0Q1Q2注意：1）各触发器状态的翻转（下降沿）与CP不同步

2）D触发器构成的T

触发器(D=Q)，上升沿触发（读者自行画出下降沿触发电路）Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C6）时序图（工作波形图）8.2时序逻辑电路分析与设计---二进制计数器分析方法3.时序逻辑电路分析（2）（1）设计设计原则时序逻辑问题逻辑抽象状态转换图（表）状态化简最简状态转换图（表）写输出和状态方程根据状态方程和触发器特性方程，求得驱动方程选触发器类型画逻辑电路图检查能否自启动（2）设计步骤（流程）根据给出的具体逻辑问题，设计时序电路图来完成这一逻辑功能。要求电路最简最简标准：触发器和门电路数目最少，其输入端最少，连接线最少1）逻辑抽象，得出状态转换图（表）①分析因果关系，确定输入变量，输出变量②确定电路的状态数③定义逻辑状态含意，将电路状态间转换关系找出来

2）状态化简在状态转换图中有两个以上状态，它们输入相同，输出相同。转换到的次态也相同，则可称等价状态多个等价状态可合并为一个状态。状态化简的目标是建立最小的状态转换图8.2时序逻辑电路分析与设计4.时序逻辑电路设计（2）设计步骤3）状态分配

确定触发器的数目n，取2n-1<M

2n，M为状态数（有效状态），给电路的每个状态分配一个二进制代码，又称状态编码，编码方案以组合电路是否最简为标准4）选定触发器类型求出输出方程，状态方程和驱动方程5）画电路图根据求出的输出方程和驱动方程画出逻辑电路图6）检查自启动能力若不能自启动应采取措施解决例题1：设计一个同步3位二进制加法计法计数器

解：1）逻辑抽象根据设计要求，设定状态，画状态转换图。由于是3

位二进制（即8进制）计数器，

则应有8个不同的状态。分别

为000，…，111，状态为111时

输出Y=1。当输入第8个脉冲

时，电路返回初始状态，且向

高位计数器送出一进位脉冲

2）状态图8.2时序逻辑电路分析与设计4.时序逻辑电路设计000001/0/0/0/0/0/0/0/1010011100101110111Q2Q1Q0Y

3）状态化简8进制计数器应有8个不同的状态，不需化简

2）状态图

4）状态分配列状态转换编码表。有8个状态，需3个触发器，可列出状态转换编码表现态次态输出Y000001000101000100110011100010010101011100110111011100018.2时序逻辑电路分析与设计4.时序逻辑电路设计5）选择触发器类型♦选用触发器类型选后沿触发JK触发器♦画卡诺图（根据编码表可画各触发器次态和输出函数的卡诺图，请读者完成）♦写输出、状态和驱动方程输出方程为

触发器特性方程为状态方程为比较状态与特性方程，可得驱动方程6）画逻辑图根据选用的触发器和求得的输出方程和驱动方程，可画出逻辑电路图CPQ0YQ1Q2DR1JC11K1JC11K1JC11K&FF0FF1FF28.2时序逻辑电路分析与设计4.时序逻辑电路设计---同步二进制加法计数器Δ

各触发器状态变换与计数脉冲同步Δ由翻转条件确定触发器间连接方式

（找出各触发器（如J、K

或D）输入端的联接方式）1）列出状态表（三位同步二进制加法计数器）2）状态分析FF0：

每来一脉冲就翻转一次FF1：当Q0=1时，再来一脉冲翻转一次FF2：当Q0=Q1=1时，再来一脉冲翻转一次

计数器状态表

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000

脉冲数（CP）（电路选择JK触发器组成）8.2时序逻辑电路分析与设计4.时序逻辑电路设计3）选择触发器（JK触发器）4）写触发器特征方程（驱动方程）三位同步二进制加法计数器驱动方程每来一个CP翻一次J0=K0=1Q0=1,再来CP翻转J1=K1=Q0Q0=Q1=1,再来CP翻转J2=K2=Q1

Q0

触发器翻转条件J、K端逻辑式FF0FF1FF2---同步二进制加法计数器8.2时序逻辑电路分析与设计4.时序逻辑电路设计5）画逻辑电路图（三位二进制同步加法计数器）注意：CP同时作用各触发器，翻转同时进行，工作速度比异步高RDQQQ0FF0QQ1FF1QQ2FF2CPQQ1JC11KR1JC11KR1JC11KR---同步二进制加法计数器8.2时序逻辑电路分析与设计4.时序逻辑电路设计Q0Q1Q2注意：各触发器状态的翻转与CP同步CP123456786）画工作波形图---同步二进制加法计数器8.2时序逻辑电路分析与设计4.时序逻辑电路设计（1）状态图00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1（2）时钟方程（3）十进制状态转换表CP顺序Q3

Q2

Q1

Q0000001000120010300114010050101601107011181000910011010101110111211001311011411101511111600004位二进制数用0000～1001表示十进制0～910个数码，去掉后1010～1111的6个数。当CP=9时，再来1个CP，即由1001变为0000

无效状态---同步十进制加法计数器8.2时序逻辑电路分析与设计4.时序逻辑电路设计00000000Q3nQ2nQ1nQ0n00011110

10

00011110C（6）状态方程（由卡诺图化简）（4）各触发器的驱动方程为（5）由特性方程和驱动方程，则状态方程为---同步十进制加法计数器8.2时序逻辑电路分析与设计4.时序逻辑电路设计CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3（7）逻辑电路图将无效状态1010

1111代入状态方程1010

1011

01001110

1111

100001001100

1011

（8）检查电路自启动电路可以自启动请读者画出电路的时序图---同步十进制加法计数器8.2时序逻辑电路分析与设计4.时序逻辑电路设计例题2：用JK触发器设计同步5进制加法计数器解:

1）5进制有5个状态，23≥5，用3

个触发器

2）5进制加法计数器状态图000100011010001

3）列状态表和驱动表000100

100011011010010001001000Q2n+1Q1n+1Q0n+1

J0K0J1K1J2K2Q2nQ1n

Q0n0x0x1x0x1xx10xx01x1xx1x1x10x0x

4）画出JK卡诺图化简8.2时序逻辑电路分析与设计4.时序逻辑电路设计J0=Q21××10×××Q0Q1Q2J0K0=11××10×××Q0Q1Q2K0

3）画出JK卡诺图化简4）卡诺图化简后驱动方程为5）画逻辑电路图FF0FF1FF21JC11K1JC11K1JC11KCP8.2时序逻辑电路分析与设计4.时序逻辑电路设计K1=Q0××10××××Q0Q1Q2K1J1=Q001××0×××Q0Q1Q2J1K2=1××××1×××Q0Q1Q2K2J2=Q1Q00010××××Q0Q1Q2J2

6）检查电路自启动将驱动方程代入JK触发器特性方程，可得状态方程为3个JK触发器有8状态，而组成5进制计数器，则有3个无效状态即101、110、111。将3个无效状态代入状态方程，分别得010、000，即可进入有效状态000100011010001111101110由此可知，设计的同步5进制加法计数器可以自启动8.2时序逻辑电路分析与设计4.时序逻辑电路设计Q13~Q10Q23~Q20集成计数器（60）Q13~Q10Q23~Q20集成计数器（24）Q13~Q10Q23~Q20集成计数器（60）显示译码器如数字电子表中显示时、分、秒的电路1.问题引出CP计数秒脉冲a~g774LS4874LS4874LS4874LS4874LS4874LS48数码管8.3集成计数器R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G1清零输入端置9

输入端>18.3集成计数器1.异步二--五--十进制加法计数器（74LS290）（1）电路组成11100000（1）R01R02=11，清0

逻辑功能:清零8.3集成计数器1.异步二--五--十进制加法计数器（74LS290）（2）逻辑功能R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G11111100000（1）R01R02=11，清0

逻辑功能:清零8.3集成计数器1.异步二--五--十进制加法计数器（74LS290）（2）逻辑功能R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G111

×

×1101100置9（2）S91S92=11，置9R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G1（1）R01R02=11，清0

逻辑功能:8.3集成计数器（2）逻辑功能1.异步二--五--十进制加法计数器（74LS290）

0

××0（3）S91

S92=0×、R01

R02=0×，计数R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G1（2）S91S92=11，置

9（1）R01R02=11，清0

逻辑功能:8.3集成计数器（2）逻辑功能111.异步二--五--十进制加法计数器（74LS290）

0

××011输入脉冲输出二进制8.3集成计数器（2）逻辑功能R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G1（3）S91

S92=0×、R01

R02=0×，计数（2）S91S92=11，置

9（1）R01R02=11，清0

逻辑功能:1.异步二--五--十进制加法计数器（74LS290）

0

××011输入脉冲输出五进制R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G18.3集成计数器（2）逻辑功能（3）S91

S92=0×、R01

R02=0×，计数（2）S91S92=11，置

9（1）R01R02=11，清0

逻辑功能:1.异步二--五--十进制加法计数器（74LS290）

0

××011输入脉冲输出十进制R02R01Q0CP0Q1Q2Q3&CP1S91S92FF0QS1JC11KRFF1QS1JC11KRFF2QS1JC11KRFF3QS1JC11KR>1&&G2G1（3）S91

S92=0×、R01

R02=0×，计数（2）S91S92=11，置

9（1）R01R02=11，清0

逻辑功能:8.3集成计数器1.异步二--五--十进制加法计数器（74LS290）（2）逻辑功能S91NC74LS290S92Q2Q1NCUCCR01R02CP0CP1Q0Q3GND17814S92S91Q3Q0Q2Q1R01R02CP1CP0外引线排列图图形符号（4）外部引线和符号8.3集成计数器1.异步二--五--十进制加法计数器（74LS290）（3）功能表置9清0计数输入输出Q2Q3R01S92S91R02Q1Q011011011000000001010R01S92S91R02任一0任一0

（1）2进制计数器S92S91Q3Q0Q2Q1R01R02CP1CP0S92S91Q3Q0Q2Q1R01R02CP1CP0S92S91Q3Q0Q2Q1R01R02CP1CP0CPCPQ0CPQ3Q2Q1Q3Q2Q1Q0（2）5进制计数器（3）10进制计数器进位输出8.3集成计数器2.74LS290型计数器应用举例4个JK触发器和辅助组合逻辑电路构成，为4位二进制同步加法计数器，也称16进制计数器8.3集成计数器3.同步4位二进制加法计数器（74LS161）（1）电路组成上升沿触发进位输出端

置数端数码输出端工作控制端UCCQ3Q0Q1Q2CTTLD

CO16151413121110913456782D0D1D2D3CPCTP

CRGND74LS161

清零端Q3Q0Q1Q2CTTCOD0D1D2D3CPCTP74LS161CRLD﹤并行输入状态输出8.3集成计数器3.同步4位二进制加法计数器（74LS161）（2）引脚排列与符号011111100CR

CPCTTCTPD3D2D1D0

LD0111

d3d2d1d0

Q3Q2Q1Q0d3d2d1d0计数保持保持00001）异步清零；2）同步置数；3）计数；4）保持8.3集成计数器3.同步4位二进制加法计数器（74LS161）（3）逻辑功能（4）功能表例题1：用290型组成六和七进制计数器注意：Δ

先将74LS290接成十进制计数器，用其反馈清零法，适当改接可得10以内的任意进制计数器Δ

反馈清零法：当满足一定条件时，利用计数器的清零端强迫计数器清零，重新开始新一轮计数。其又分异步清零与同步清零Δ

反馈置数法：利用计数芯片置数端的置数功能，使计数器状态在某最大和最小数码间循环，以构成模值N小于原计数芯片的N进制计数器8.3集成计数器4.集成计数器应用举例解：（1）六进制计数器当出现

0110（6）时，Q2=1，Q1=1

送R01R02，计数器立即清零，状态

0110仅瞬间存在1111计数器清零74LS290S92S91Q3Q0Q2Q1R01R02CP1CP0011006101050010400113010021000100000Q0Q1Q2Q3C当出现

0110（6）时，Q2=1，Q1=1

送R01R02，计数器立即清零，状态

0110仅瞬间存在1111计数器清零74LS290S92S91Q3Q0Q2Q1R01R02C1C0状态循环图8.3集成计数器4.集成计数器应用举例解：（1）六进制计数器S92S91Q3Q0Q2Q1R01R02CP1CP074LS290&

当出现

0111（7）时，计数器立即清零，重新开始新一轮计数计数器清零011006101050010400113010021000100000Q0Q1Q2Q3C011107状态循环图8.3集成计数器4.集成计数器应用举例解：（2）七进制计数器……1001900018……010021000100000111115Q0Q1Q2Q3C设法跳过16-9=7个状态CR

=Q0Q3=0例题2：用74LS161型构成九进制计数器解：（1）用异步清零法

输入9个计数脉冲CP后，CR=0，计数器状态均

被置0，即

Q3Q2Q1Q0=0000（与CP无关）状态循环图8.3集成计数器4.集成计数器应用举例Q3Q0Q1Q2CTT

COD0D1D2D3

CPCTP74LS161

CRLD﹤11&……1001900018……010021000100000111115Q0Q1Q2Q3C设法跳过16-9=7个状态LD=Q3

输入9

–1个计数脉冲CP（进制上一位）时，LD=0，且CR=1产生置数信号，等到第9个C时将计数器返回置数状态，将Q3Q2Q1Q0输入端（与CP同步）状态循环图Q3Q0Q1Q2CTTCOD0D1D2D3CPCTP74LS161CRLD﹤1118.3集成计数器4.集成计数器应用举例例题2：用74LS161型构成九进制计数器解：（2）用同步置数法

1248102040801010=1008.3集成计数器5.集成计数器级联---容量扩展S92S91Q0Q3Q1Q2R01R02CP1CP074LS290（个位）S92S91Q0Q3Q1Q2R01R02CP1CP074LS290（十位）CPCP11111CO01616=256Q3Q0Q1Q2CTTCOD0D1D2D3

CPCTP74LS161（0）

CRLD﹤Q0Q1Q2Q3Q3QQ1Q2CTTCOD0D1D2D3

CPCTP74LS161（0）

CRLD﹤Q4Q5Q6Q72级最大容量8.3集成计数器5.集成计数器级联---容量扩展（1）级联N1

和N2

进制计数器，容量扩展为N1

N2N1进制计数器N2进制计数器CP进位CCP例题3：用74LS290型构成六十进制计数器解：60=6

10=N1

N2=N74LS290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74LS290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1个位十位异步清零N1=10N2=6个位芯片逢十进一例题4：试用74LS161型构成六十进制计数器。解：（1）异步清零法8.3集成计数器5.集成计数器级联---容量扩展（2）用异步清零法或同步置数法获得大容量的N

进制计数器计数到SN

时，立即产生异步清零信号：SN=S60=111100&CP11CO0Q3Q0Q1Q2CTTCOD0D1D2D3

CPCTP74LS161（0）

CRLD﹤Q3QQ1Q2CTTCOD0D1D2D3

CPCTP74LS161（0）

CRLD﹤先用两片74161构成256进制计数器例题4：试用74LS161型构成六十进制计数器。解：（2）同步置数法8.3集成计数器5.集成计数器级联---容量扩展（2）用异步清零法或同步置数法获得大容量的N

进制计数器计数到SN-1

时，立即产生同步置数信号：SN-1=S59=111011CP111CO0Q3Q0Q1Q2CTTCOD0D1D2D3

CPCTP74LS161（0）

CRLD﹤Q3QQ1Q2CTTCOD0D1D2D3

CPCTP74LS161（0）

CRLD﹤先用两片74161构成256进制计数器&（1）用74LS290型构成N进制计数器

Δ

290为直接异步清零计数器（重点）

Δ

先290将接成十进制计数器

Δ

采用两片290扩容时，先其接成100进制计数

Δ

用本级高位端驱动下级计数器计数进行扩容（2）用74LS161型构成N进制计数器

Δ

为四位二进制（十六进制）加法同步计数器，进位脉冲在1111时出现

Δ

任意状态选取时必须连续

Δ

构成16以内任意计数器，采用两片161扩容时先将其接成256进制计数

Δ

用本级高位端驱动下一级计数器计数进行容量Δ

异步清零端计数终值为SN

Δ

同步置数端计数终值为SN–1Δ

用集成二进制计数器扩容后

终值SN(或SN–1)是二进制代

码Δ

用集成十进制计数器扩容后

终值SN(或SN–1)的代码由个

位、十位、百位的十进制数对应的BCD代码构成（3）异步清零和同步置数8.3集成计数器5.集成计数器小结1.寄存器及其分类按逻辑功能分：数码寄存器、移位寄存器用来暂时存放数码或指令按存、取数码方式分：并行、串行寄存器F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d并入/并出并入/串出串入/并出串入/串出注意：

1个触发器只能存放一位二进制数，存放n

位二进制时，要n个触发器8.4寄存器1）电路组成（1）D触发器组成的数码寄存器CPRDFF0d0Q0QFF1d1Q1d2QFF2Q2Q1DC1FF3d3Q31DC11DC11DC1000011011101Q1CPRDFF0d0Q0QFF1d1d2QFF2Q2Q1DC1FF3d3Q31DC11DC11DC1Q寄存数码输入端（并行输入）

数码取出端（并行输出）

4个D触发器例如：输入4位数码d3d2d1d0依次为1101，当时钟脉冲CP上升沿到来时，各触发器的Q即可反映输入状态D。因此，触发器Q3Q2Q1Q0翻转为1101开始工作前，用寄存器清0，Q3~Q0=00002）工作原