项目三：异或门芯片设计

项目三：

异或门芯片设计CONTENTS目录01

传输门模块电路及版图设计02

异或门模块电路及版图设计03

异或门芯片电路及版图设计04

知识梳理与总结CMOS异或门芯片设计01设计背景异或门是基础数字逻辑门，广泛应用于电路系统，专用芯片如CD4070。02设计目标本项目从传输门结构原理出发，完整介绍异或门芯片设计过程，帮助读者掌握CMOS异或门芯片设计方法。传输门模块电路及版图设计013.1.1传输门模块电路设计结构传输门组成结构

由一个NMOS管和一个PMOS管构成CMOS传输门，如图3.1所示。导通状态原理

NMOS栅极高电平、PMOS栅极低电平时，两管导通，信号可双向传输（A↔B），如图3.2所示。关断状态原理

NMOS栅极低电平、PMOS栅极高电平时，两管截止，A、B端无信号传输，如图3.3所示。3.1.1传输门模块电路设计结构测试条件设置CMOS传输门测试时，NMOS衬底接0V、PMOS衬底接5V；NMOS栅极加5V、PMOS栅极加0V使传输门导通，输入端加0V低电平、5V高电平、占空比50%的数字信号。传输特性分析导通状态下，信号从A端到B端（图3.4）、B端到A端（图3.5）的传输特性一致，输出与输入信号相同。双向传输结论测试结果表明，CMOS传输门可实现数字信号的双向传输，A端与B端信号完全一致。3.1.1传输门模块电路设计结构

传输门信号传输特性传输门不仅能传输数字信号，还能传输变化范围为0～5V的模拟信号。在输入端施加变化范围为0～5V三角波信号，输出端得到与输入端相同的信号，如图3.6所示。在输入端施加变化范围为0～5V正弦波信号，输出端得到与输入端相同的信号。如果NMOS管衬底接-5V，PMOS管衬底接+5V，传输门就能传输变化范围为-5～+5V的模拟信号。在输入端施加变化范围为-5～+5V正弦波信号，输出端得到与输入端相同的信号。

CMOS传输门特性分析当NMOS管栅极加低电平、PMOS管栅极加高电平时，传输门处于关断状态，相当于开关断开。当传输门关断时，CMOS传输门的传输特性如图3.9所示。从图3.9可以看到，输入端正常输入信号时，输出端不能得到相应的输出信号。3.1.1传输门模块电路设计结构

传输门工作状态结论当NMOS管栅极加高电平、PMOS管栅极加低电平时，传输门导通；当NMOS管栅极加低电平、PMOS管栅极加高电平时，传输门关断。能否用单个NMOS或PMOS构成传输门呢？图3.10是NMOS管构成的传输门，图3.11是PMOS管构成的传输门。

单MOS管传输门测试测试单个MOS管构成的传输门特性：NMOS管栅极加5V、PMOS管栅极加0V，输入端加0～5V方波信号，测试输出端信号。3.1.1传输门模块电路设计结构NMOS传输特性分析

图3.12是单个NMOS作为传输门时的测试结果。输入信号为低电平时，输出端能得到相应低电平信号，当输入高电平信号时，输出端就不能得到相应的高电平信号。其原因在于，当NMOS管栅极加高电平电压，且传输低电平信号时，栅极相对于沟道的电压即为施加在栅极的高电平值，该电压值大于NMOS的阈值电压，此时NMOS管导通。在传输高电平信号时，栅极相对于沟道的电压等于施加在栅极的高电平值减去传输信号的高电平值，这个电压值就小于NMOS管的阈值电压，这时NMOS管就处于关断状态。因此NMOS管不能正常传输高电平信号PMOS传输特性分析

图3.13是单个PMOS作为传输门时的测试结果。输入信号为高电平时，输出端能得到相应高电平信号，当输入低电平信号时，输出端就不能得到相应的低电平信号。其原因在于，PMOS管栅极加低电平，且传输高电平信号时，栅极相对于沟道的电压就是一个负的电压值，这个负的电压值，足以使得PMOS管导通。而当传输低电平信号时，栅极相对于沟道的电压接近0V，这个电压值无法使得PMOS管导通，这时PMOS管就处于关断状态。因此PMOS管不能正常传输低电平信号传输门结构结论

因此，为了确保信号的有效传输，传输门通常采用NMOS管与PMOS管相结合的方式构成3.1.2传输门模块应用：1.多路选择器

2选1数据选择器原理如图3.14所示的2选1数据选择器由2个传输门和1个反相器构成。X0和X1为输入端，CP为控制端，Y为输出端。当CP=0时，TG0导通，TG1关断，Y=X0。当CP=1时，TG0关断，TG1导通，Y=X1，如表3.1所示

4选1数据选择器结构功能如图3.15所示的4选1数据选择器由6个传输门和5个反相器构成。X0-X3为输入端，CP0、CP1为控制端，Y为输出端，工作状态和功能如表3.2所示3.1.2传输门模块应用：2.D锁存器D锁存器工作原理

如图3.16所示的D锁存器由2个传输门和3个反相器构成。D为数据输入端，CP为控制端，Q为输出端。当CP=0时，TG0关断、TG1导通，此时Q保持不变，如图3.17所示，当CP=1时，TG0导通、TG1关断，此时Q=D，如图3.18所示。D锁存器的工作状态和功能如表3.3所示传输门模块版图设计与验证元件调用与连接

在进行传输门版图设计前，利用快捷键‘i’调用相应的PMOS、NMOS元器件并连线，如图3.22所示。PMOS的衬底端接VDD，NMOS的衬底端接GND，PMOS和NMOS栅极为一对相反的信号，以确保传输门可以正常工作。完成上述的电路搭建后，进入版图设计。版图设计前准备，通过调用模块生成版图，可保证器件不会有尺寸上的错误，如图3.23所示电路板布局技巧

根据原理图完成布局连线。打孔采用双孔，这样即使有一个孔损坏也不影响信号传输。此外，除器件以外的金属层，单数层金属采用横向走线，双数层金属采用纵向走线，具体如图3.24所示。完成布局连线后，再通过快捷键“r”将两个n阱补为一个整体，如图3.25所示传输门模块版图设计与验证DRC验证流程

完成版图设计后，使用Calibre工具验证：开启CalibreInteractive-DRC，添加DRC验证文件（如图3.26）；点击“RunDRC”和“overwrite”完成验证。LVS验证流程

完成DRC后进行LVS验证：开启CalibreInteractive-LVS，添加LVS验证文件；勾选Exportfromschematicviewer的电路网表；点击“RunLVS”和“overwrite”完成验证（如图3.28-3.29）。版图验证结果

设计正确时，版图验证结果如图3.30所示：LVS验证通过表示版图与电路连接一致，DRC除密度外无其他报错。异或门模块电路及版图设计023.2.1异或门模块电路设计模块结构异或门电路分析:A=0时J值异或门电路原理图见图3.31。当A=0时，TP3和TN3构成的传输门导通，TP6关断，TN4源极接高电平，TP4和TN4的漏极连接处呈高阻态，此时的等效图见图3.32。在图3.32中INV2是由TN2和TP2构成的反相器，INV5是由TN5和TP5构成的反相器，TG3是由TN3和TP3构成的传输门。根据图3.32可以得到当A=0、B=0时，J=0，当A=0、B=1时，J=1电路状态分析:A=1时J值当A=1时，TP3和TN3构成的传输门处于关断状态，TP6处于导通状态，TN4的源极接低电平，TP4和TN4构成反相器，图3.33是A=1时的等效图。在图3.33中INV2是由TN2和TP2构成的反相器，INV4是由TN4和TP4构成的反相器，INV5是由TN5和TP5构成的反相器，根据图3.33可以得到当A=1、B=0时，J=1；当A=1、B=1时，J=03.2.2异或门模块的版图设计与验证

异或门功能定义CMOS异或门执行异或逻辑运算，当且仅当两个输入不同时，输出为逻辑“1”

MOS管电路绘制通过快捷键“i”调用MOS管完成电路的绘制，A、B为输入端口，J为输出端口，VDD、GND为电源端口，完成电路搭建，如图3.34所示3.2.2异或门模块的版图设计与验证生成单元视图符号单击页面上的“Design”，选择“CreateCellview”，然后再选择“FromCellview”生成symbol，过程如图3.35所示；通过上述步骤完成异或门的symbol绘制，如图3.36所示设置仿真环境新建电路，调出相应symbol，添加电源及输入信号，如图3.37所示3.2.2异或门模块的版图设计与验证

01设置电源参数VDD/VSS端电源为vdc恒压源，设置DCvoltage=5V；输入A/B端电源为vsource脉冲源，需选择vpulse类型，设置参数（Delaytime、Zero/Onevalue、周期、上升/下降沿、脉宽）。本任务A信号：周期4us，脉宽2us，5V/0V，边沿1fs；B信号：周期2us，脉宽1us，5V/0V，边沿1fs。

02电源参数设置步骤使用“q”键调出属性页，填入对应参数（如图3.38）。3.2.2异或门模块的版图设计与验证仿真操作步骤设置好全部器件参数后，按save&check键存盘检查；无错误则进入仿真：单击Toolslaunch→AnalogEnvironment→ADEL（步骤见图3.39）。仿真环境设置打开AnalogEnvironment界面，添加仿真模型（工艺角tt），设置仿真类型为tran、时间10u，选择输入输出信号（见图3.40）。选择仿真工具Spectre；单击Setup→ModelLibrary添加库文件，返回界面后单击右侧按钮。3.2.2异或门模块的版图设计与验证仿真计算与功能验证

按键（绿色播放图标）进行仿真计算，如图3.41所示。仿真结果表明异或门模块功能正确。异或门版图设计

完成异或门电路设计后，建立版图cellview：选择相同CellName，用不同ViewName区分（name_tb为仿真）；通过Tools下的LayoutXL调用器件，如图3.42所示。异或门版图绘制

调用异或门器件版图后，绘制版图需与电路图尺寸一致：PMOS管L=1u、W=4u，NMOS管L=1u、W=2.5u；连线与电路一致保证LVS通过，版图如图3.43所示。异或门模块验证与优化

完成版图后进行LVS和DRC验证：LVS正确表示连接一致，DRC除密度外无报错（如图3.44）；验证通过后删除衬底，方便后续芯片调用。异或门芯片电路及版图设计033.3.1异或门芯片电路设计结构CD4070芯片应用

CD4070芯片由4个独立异或门构成，引脚排序如图3.45所示，广泛应用于逻辑比较器、加减法和奇偶校验等场合。CD4070芯片设计

完成异或门模块设计后，调用异或门symbol，放置VDD、VSS及输入输出端口，得到如图3.46所示的芯片电路图。CD4070仿真验证

将CD4070建成symbol方便仿真，设置如图3.47所示，输入信号与异或门仿真相同，此处不再详述。3.3.1异或门芯片电路设计结构

小提示symbol引脚放置位置应与实际芯片引脚排序一致，以方便使用，切不可随心所欲放置；圈内为basic中noConn，可避免端口空置报错，影响仿真，仿真结果如图3.48所示

异或门功能验证根据仿真结果可以看出，在输入相同时，输出信号为低电平，在输入不同时输出信号为高电平，验证了异或门的功能的正确性3.3.2异或门芯片的版图设计与验证

异或门模块版图设计依据前面的电路图设计，通过单击快捷键‘i’，选择被调用模块的Layoutview插入到编辑器中。调入4个异或门后，进行合理布局，完成走线、添加衬底并标明端口名称，最终版图如图所示。其主要组成部分由四个异或门模块组成，版图高度相同，采用电源在同一行的布局方式，确保整体版图为一个方形版图验证结果完成版图设计之后，进行LVS和DRC的版图验证。LVS验证结果正确，表示版图与电路连接关系一致；DRC除密度以外无任何报错3.3.3版图验证报错分析修改版图验证错误分析版图验证过程中需要对验证结果进行分析，针对报错提示，找出原因，并进行适当修改。下面分别举例说明LVS和DRC报错分析方法LVS电源型错误排查如图3.51所示，LVS报错提示表明存在电源型错误。通过