2026集成芯片与芯粒技术白皮书（第二版）

1、集成芯片是集成电路性能提升的第三条路径 22、集成芯片将引导集成电路设计的“分解-组合”新范式 43、集成芯片十大技术难题回顾 51、芯粒集成范式的发展现状 61.12.5D集成范式的国内外现状 61.23D/3.5D集成范式的国内外现状 71.3三维集成范式的发展趋势分析 92、芯粒发展现状 2.1芯粒数量 3、中介层发展现状 3.1中介层的国内外发展现状 3.2中介层发展趋势分析 4、键合工艺发展现状 20 5、芯粒间互连发展现状 245.1芯粒间互连接口技术 5.2互连标准 266、芯粒集成EDA发展现状 286.1多场仿真 286.2布局布线 31 2、光I/0推动CHIPLET算力网络架构创新 353、HBM成为第一个通用芯粒，可配置性不断增强 4、大模型应用催生近DRAM的集成芯片新形态 375、混合键合推动节距向百纳米持续微缩 6、ABC集成模式开始应用 387、玻璃、碳化硅等新材料中介层出现，提升尺寸和可靠性 398、3.5D集成成为先进封装演进的关键路径 409、芯粒化设计在旗舰手机芯片中开始应用 4110、芯粒与RISC-V共建新型计算生态 421、项目布局对比 2、技术路线特点和趋势 2.1规模扩展路径：Scale-outvs.Scale-up 432.2设计方法学：自上而下的构造法vs.自下而上的堆叠法 442.3指令集与开源政策：RISC-V开源生态vs.ARM/x86闭源体系 442.4存储集成路径：堆叠DRAM技术路径为主vs.HBM技术路径为主 452.5芯粒生态构建：开源开放vs.小院高墙 2.6产业链格局：自主可控、多元协同vs.美国主导、盟友配套 453、未来格局演化展望 46集成芯片是刘明院士、孙凝晖院士等针对芯粒集成这一芯片为2024年度计算机科学技术十大学科前沿热点词，同时还以芯粒和集成芯片为主题已经召开了3次规模较大的会议。在这一背景下，于2023年发布了集成芯片和芯粒白皮书第当前，芯粒和集成芯片技术已经发展成了芯片算力提升的主要路径，而不是仅仅作为工艺落后的情况下算力提升的缓冲路径。观察到，从21、从集成架构来看，2.5D和3D的演进路径进一步清晰，横向和纵向的双向扩展成发展到2025年的64个左右。如把集成电路和汽车产业相比较，光刻机相当于十分关键且重要的发动机，集成芯片是新形态的芯片，是变革生态的新能源车。芯粒集成源车与燃油车的关系，互有优势，混动和增程依然是重要选择。随着近存集成芯片、一、集成芯片和芯粒的相关定义集成芯片是指先将晶体管集成制造为特定功能的芯粒(Chiplet),再按照应用需求将芯粒通过硅中介层集成制造为芯片。其中，芯粒(Chiplet)是指预先制造好、具有特定功能、可组加密引擎、网络接口等。硅中介层(SiliconInterposer),是指在集成芯片中位于芯粒和封图1-1集成芯片与芯粒的定义体制造工艺技术，突破传统封装的互连带宽、封装瓶颈；最后，它通过第二条路径是通过发展新原理器件，研发新材料，实现单个晶体管器件的性能提升。随探索超越传统CMOS器件性能/能效的新路径能够有效突破芯片制造的面积墙瓶颈。芯片的“面积墙”,是指202220232024图1-2芯粒集成芯片面积发展趋势第二条路经,新器件新材料第二条路经,新器件新材料碳纳米管光电集成光电集成第一条路经：尺寸微缩图1-3提升芯片性能的三条路径具身智能具身智能自动驾驶航空航天上述方案仅对芯粒预制件的出货量提出需求，如CPU,蓝牙/Wifi模组等核心模块，可以大大2023年，在集成芯片和芯粒技术白皮书1.0版中，国家自然科学基金委由国家自然科学基金委集成芯片前沿技术科学基由国家自然科学基金委集成芯片前沿技术科学基础重大研究计划计划专家组于2023年3月提出图1-5集成芯片十大技术难题集成芯片与芯粒技术发展现状………………介层或扇出RDL为核心，实现多芯粒横向并排互连(典型工艺平台如CoWoS与InFO系列);3D以TSV、微凸点或(更高密度的)混合键合为核心，实现芯粒垂直堆叠与超短互连(典型平台如SoIC、FoverosDirec在应用牵引方面，HPC/大模型训练/边缘智能等对计算密度、互连带宽与能效的需求持续攀升，使得单片SoC日益受到光刻极限、成本与良率、以及系统级布线与供FPGA/AI加速器+HBM”的紧耦合场景中规模化落地；随后，随着键合与热管理等能力提升，在国际产业化路径上，2.5D集成在早期之所以能够率先规模化落地，一个关键原个“以硅为载体的超高密度布线平台”,其内部利用TSV(如传统外置显存/外部DRAM的做法),2.5D集成通过半导体制造工艺，实现更细间距的微凸点(micro-bump)和更高密度的中介层走线，把“与生态成熟(控制器、PHY、封装与测试流程逐步标准化),2.5D集成的适用范围也从特定FPGASlice/SLR并排集成在无源硅中介层之上，并通过跨SLR的高密度互连资源把封装级互随Xilinx,华为海思于2014年在Hi1616芯片上使用了CoWoS2.5D封装，将16nm逻辑芯片因，该技术并未大量推广。直到AI/HPC对内存带宽TeslaP100)通过2.5DCoWoS将GPUDie与4组HBM2存储器集在单一封装内，从而提供4096比特的HBM2总线宽度。该存储方案，在带宽密度与能效等方面显著优于传统GDDR方案所依赖的板级外围布线与更高频率I/0驱动路径[2]。该范式的里程碑意义在于：直接提升了访存带宽，不再主要受限于传统板级走线、引脚数量与信号完整性约束。由此，通过2.5DCoWoS封装集成逻辑Die+HBM的技术方案逐步成为AI/HPC时代高算力芯片量产与迭代的主成持续投入与规模化能力闭环。类似的集成范式还应用于我国华为的昇腾91昇腾910B通过硅中介层集成了1个逻辑Die和4个HBM芯粒，910C又通过有机基板集成了两颗2011年2016年2022年2024年4颗相同FPGA芯粒英伟达GP1002种芯粒共5颗特斯拉Dojo晶圆级计算芯粒x25+l02种芯粒共45颗华为昇腾910C先进封装概念被提出2.5D集成2层堆叠2.5D集成2层堆叠2.5D集成3层堆叠图2-1-12.5D集成方案发展过程晶圆尺度的载体上进行横向拼接与互连，从而为HPC/AI等应用提供更高的互连密度与更大的减少对板级长走线与高速SerDes的过度依赖，从系统角度为带宽密度与能效留出进一步提升颗计算芯粒组成规则二维阵列(例如5×5的计算芯粒阵列),并通过2.5D集成构建局部高带宽集成芯片与芯粒技术发展现状……成带来的直接收益包括：单位面积可承载的片间带宽显著提升，链路电容/求降低，从而降低每比特数据传输能耗。同时，3D集成与2.5D集成相比，还能加速器阵列的多层堆叠、以及逻辑与(有源)硅中介层在供电、时钟、互连与管理功能上的分扩展，从板级外设走线转移到封装内部(垂直短距离),通过宽并行总线与更短互连实现带宽处理器/异构逻辑集成阶段。以2020年发布的IntelLakefield[5]为例，其通过Foveros3D封装将上层计算Die与下方BaseDie(承担I/O、供电、互连与基础功能)进行堆叠，本质上是用“功能分层+近距离互连”把不同目标(高性能计算与平台和通用接口功能)在物理上解耦，到2022年左右，3D集成的价值进一步体现在“围绕关键瓶颈做最小代价的垂直增强”。来说，2024年产业界开始用更复杂的“纵向堆叠+横向扩展”组储的横向扩展能力保留在成熟的2.5D载体上。整体架构体现了系统工程对带宽、功耗、热与2018年2020年2022年2024/25年长江存储X-Stacking移动处理器3层堆叠3D集成Base-有源硅Interposer图2-1-2从3D集成到3.5D集成的典型芯片回归上述2.5D和3D集成芯片的发展历史可以发现，先进封装与三维集成技术的演进，本质上是产业需求牵引与学术探索迭代靠近的过程。学术界早期更多关注互连密度、热管理、用持较为乐观的预期。但在实际产业推进过程中，由于成本、良率和设计复杂度等因素，全HBM的结合，使得2.5D集成在高性能计算和AI芯片中率先实现商业成功。这一阶段表明，相比于追求最高集成密度，工业界更关注带宽瓶颈、功耗效率与量产可行性。随后，在人工智总体而言，当前最先进的三维集成芯片越来越向着“2.5D集成的横向互连能力+3D集成(TSV)直接连接结构电器中介层中介层图例c图2-1-3从2D到3.5D集成的发展路线和特征图2-1-3展示了芯片集成的发展方向。总体而言，集成芯片从2.5D到3D,再向3.5D的演3D集成通过TSV/混合键合等垂直堆叠，把关键互连距离进一步芯粒与HBM存储芯粒)”与“纵向高密度堆叠(高性能芯粒关键互连路径压缩)”之间形成系集成芯片与芯粒技术发展现状……图2-1-4基于3.5D和光电合封的新一代集成芯片集成的范式形态。如图2-1-4所示，未来集成范式发展具有以下特点：(1)以先进硅互连与SoI在计算域内实现超高密度D2D互连与更高的的解耦复用，实现更高层次、更大规模的系统光接口)等新型互连方案预计会从“边界试点”逐步走向更广泛UCle等互连协议与验证生态推动芯粒从定制拼装走向可组合、可替换的灵活组合。而热管理优化”转为“前置方法学”,使得实现更大规模、高可靠性超集成成为可能Al/HPC的系统架构与软件栈的协同创新闭环，才能支撑3.5D集成现了技术生态的成熟度和应用灵活性，多样化的芯粒类型(如计算、存储、接口、加速器等)础科学理论。从技术驱动看，先进封装工艺(如CoWoS、InFO、3D堆叠)的成熟和互连标准的制定(如UCle)共同推动了芯粒集成度的提升。国际先进芯片正持续提升芯粒集成规模。AMD是芯粒技术商业化的领先者，其第五代EpycTurin处理器最多集成17个芯粒，较前几代持续增长。Appl封装集成2个计算芯粒。Intel至强6(GraniteRapids)使用3-5个芯粒；其数据中心GPU在终端与边缘计算领域，芯粒数量通常在2韩国BOSSemiconductors2024年发布的车载芯片Eagle-N/Eagle-A采用少量NPU表2-2-1国际代表性芯片产品的芯粒数量发展公司第一代Epyc17个13个Ryzen9000系列(桌面端)3个至强6(GraniteRapids)3-5个SapphireRapids(第四代至强)多个计算芯粒+HBM芯粒大芯片一号”集成64个CPU芯粒；复旦大学2025年基于“芯斋”硅中介层实现16颗存算一体芯粒三维集成[8][9];阿里达摩院与紫光国芯合作研发的智能加速器-DRAM堆叠集成芯片集成了两个芯粒[10];浙江大学与之江实验室同年研发的“悟空”类脑计算机集成64颗类脑计算芯粒[11];清华大学与上海人工智能实验室研制出集成数十颗可重构AI芯粒的晶圆级验证产业应用上，华为昇腾910B(2023)集成7个芯粒，910C(2024)进一步增至14个；寒武纪思元370(2021)集成2颗AI计算芯粒；北极雄芯启明930(2023)集成11个计算芯粒；兆芯开胜KH-50000(2025)最多集成13个芯粒。芯砺智能等初创企业也在车载大算力芯粒研究机构/公司中国科学院计算技术研究所之江大芯片一号CPU芯粒复旦大学集成芯片与系统全国重点实验室16个阿里达摩院&紫光国芯智能加速器-DRAM堆叠芯片“悟空”类脑计算机清华大学&上海人工智能实验室华为海思华为海思14个思元370北极雄芯启明93011个术，以及硅中介层、微凸块、铜铜混合键合等高密度互连工艺的成熟。未来，随着晶圆级集最多8个计算Die+最多8个计算Die+“悟空”复旦大学“芯斋”阿里达摩院紫光国芯智Avnyu3o8为异弱910华为异胯910B寒武纪思元370Intel第四代至强AMDRyzen9000IntelMEeteorLakentel第六代至金PeM3lra芯粒数量—平均芯粒数量图2-2-2商用芯片与学术原型芯片中的芯粒数量趋势图2.2芯粒种类随着芯粒(Chiplet)技术的发展，其种类正呈现出显著的多样化趋势，以满足不同应用相对专用的多种类型。目前市场上已出现专注于高性能计算的计算芯粒(如CPU、GPU),存储芯粒(如HBM),管理高速数据交换的接口芯粒(如PCle、以太网),以及其他针对领域AMD公司率先推出计算芯粒与IO芯粒解耦的芯片产品，并在后续的Zen系列芯片[14]、面向服务器端等),以商业模式证实了模块化带来的经济效益[15]。同为桌面及服务器处理器产品中均采用多芯粒集成技术。Intel公司在PonteVecchioGPU芯片中实践了极细粒度功能11个EMIB嵌入桥来连接其他功能芯粒、2个XeLink芯粒完成多GPU互连以构建大规模计算集构建高性能FPGA平台[21];光学芯粒的主要作用是借助光传输实现芯粒间远距离、高带宽数连标准(如基于AMBACHIC2C的互连协议),并映射至现有行业标准协议，使不同供应商的芯粒能够在同一系统中实现高效协同。目前，CSA已获得包括ADTechnology、AlphawaveSemi、三星、新思科技等超过60家行业领先企业的支持，初步验证了多供应等。现有工具链(如CUDA)难以直接复用，编程模型适配慢，迁移成本高。此外，异构芯粒探索了基于自主可控的开源路径的通用计算芯粒集成新路线[25];复旦大学2系列等，是国内较早对IO芯粒路线的探索。奎芯科技也于2025年发布了ML100IODie[29],支持32Gbps的UClePHY,峰值带宽可达1TB/s。在存储芯粒方面，长鑫存储已发布LPDDR5产品[30],长江存储在NAND闪存领域达到国际领先水平，核心技术为Xtacking晶栈架构，其最新的Xtacking4.0技术应用于294层3D市场概念[32],即“功能解耦、灵活集成”的货架芯粒方案--通过通用型HUBChiplet与功能生态系统协同则体现在芯粒供给模式的演变上。目前主要为内部供给模式，如Intel、AMD等IDM厂商或大型芯片设计公司，主要使用自研芯粒进行内部集成。依托国外UCle、出满足特定应用需求的芯片，这将深刻改变芯片的设计范式和产业链分工。UCle等国际标准壁仞BR100(通用GPU)-产品寒武纪思元370(Al)-产品中科院RISC-V处理器-学术研究IntelLink-产品奇异摩尔KiwiLink/G2G/NDSA-产品HBM(高带宽内存)-产品IntelRambo(大容量缓存)-产品复旦大学存算一体芯粒-学术研究北极雄芯车规芯片-产品AyarLabsTeraPHY光学芯粒-产品典型产品数量芯粒种类 图2-2-3各种类芯粒典型产品图的“桥梁”,其内部由大量的互连线构成。硅中介层(见图2-3-1)是以单晶硅为基材，集成有硅通孔和再布线层的高密度中介层，置于芯粒与封装中介层之间的硅片。硅中介层依赖微电子工图2-3-1硅中介层封装架构示意图2012年，台积电推出了CoWoS(ChiponWaferonSubstrate)技术：先通过Chip-to-Wafer工艺将芯片键合到整片硅中介层晶圆上，再与有机封装中介层互连[34]。2013年，首批量产应用之一XilinxVirtex-72000T将4颗28nmFPGA置于约858mm2的硅中介层上。为进一步提升集成密度，更大面积的硅中介层相继出现[35]。2016年，NVIDIA基于台积电的年，台积电已经实现了3倍罩拼接面积的硅中介层，尺寸达到了2500mm2,可支持多达8颗已提供约3.3倍光罩面积的硅中介层，并规划向5.5倍光罩面积的拼接技术迈进[34]。此外，Samsung和Intel也在积极探索基于硅中介层的先进封装方案，包括X-Cube和Foveros系列有机中介层使用基于聚合物RDL中介层代替传统的硅中介两种CoWoS集成方案的核心差异体现在再布线层与垂直互连结构的设计上，见表2-3-1。目前，CoWoS-S已经成熟支持最高约3至更大型封装提供另一条技术路线，该技术支持多颗SoC之间，SoC与HBM间的异构集成。收应力，在可靠性上提供优异的应力缓冲，这对大尺寸封装尤为有利[40][41]。2024年，台积电成功推出5.5倍光罩面积的CoWoS-R(97×95mm^2)中介层，实现4颗大型SoC与12颗微凸点微凸点低节点常数聚合物中的铜导线二氧化硅中的铜导线聚合物中的铜通孔TSVCu/solder凸点Cu/solder凸点存储芯粒存储芯粒图2-3-3硅桥封装架构示意图业界代表性实现方案包括Intel的EMIB(EmbeddedMulti-dieInterconnectBridge)桥，代替单片硅中介层，因此CoWoS-L无需进行多张光罩拼接，显著降低了工艺的复杂性，同时显著提高产品良率和生产率。而相比于纯有机RDL的CoWoS-R,局部硅桥可在关键链路上保留硅中介层的核心能力(亚微米铜互连，硅通孔以及嵌入式深沟槽电容等)同时引入贯穿绝缘体通孔(TIV)可提供较TSV更低的插入损耗的垂直通道[45]。2023年，台积电展示首代经济性，为高性能与高性价比封装技术的发展提供了新的材料支撑。玻璃图2-3-4玻璃中介层封装架构示意图玻璃中介层尺寸的持续演进源于学术界在材料与工艺领域的前沿探索，以及产业界在规模化制造与封装集成方面的技术协同推进。2009年，乔治亚理工学院PRC(PackagingResearchCenter)团队首次提出玻璃中介层(GlassInterposer)的概念[48],并与AsahiGlass及Corning公司合作，建立了4-6英寸通孔玻璃(TGV)工艺体系[49],为后续晶圆级玻证，并在此基础上开发出300mm玻璃中介层封装平台[55][59],标志着玻璃基封装从实验验发展阶段。台积电(TSMC)与英特尔(Intel)等企业致力于开发600×600mm级玻璃中介中介层类型有机中介层玻璃中介层低晶圆直径≤300mm高晶圆直径≤300mm高较小(≥8μm)低低集成芯片与芯粒技术发展现状……积，但这受到显著的制造与经济性约束：当尺寸超过约4倍光罩拼接(≥3320mm²)时，晶光罩，每片晶圆可切割的中介层数急剧减少，单位晶圆利用率与良率同步走低。因此，从生产可行性与可靠性出发，将硅中介层面积扩展至4倍光罩(≥3320mm^2)及以上尺寸是极具挑战的。为在更大封装面积上兼顾成本与产能，CoWoS-R与CoWoS-L技术应运而生(见图2-3-5),中介层面积进一步增大。其中，由于CoWoS-R以有机聚合物为主体集材，其互连与这直接限制了CoWoS-R的局部走线密度和I/O扇出能力。为此，CoWoS-L在展示了在300×400mm玻璃面板上成功实现1/1μm线宽/线距的再布线(RDL)结构，表明玻璃中介层已具备支持亚微米级多层互连的能潜力的互连技术[63]。根据键合对象的不同，混合键合可分为晶圆对晶圆(Wafertow成熟的路径，该技术具备高吞吐量与极高互连密度的优势；而D2W键合技术具有高度的设计图像传感器的性能。2024年，索尼在三层晶圆至晶圆(WoWoW)集成技术上取得进一步突光电二极管光电二极管像素阵列电路像素阵列图2-4-1应用于CMOS图像传感器的WoWoW集成英特尔在其FoverosDirect3D封装平台中(图2-4-2)全面集成混合键合技术，以支持面向高性能计算与人工智能应用的高密度3D逻辑芯片堆叠。为实现高可靠性与规模化制造，英图2-4-2英特尔FoverosDirect3D技术数的优化，显著改善了键合过程中对铜凹陷深度及退火热预算的工艺容限[74.1.2W2W混合键合的国内发展现状我国在混合键合技术领域正处于快速追赶与重点突破的关键阶段。国内领军企业已在W2W混合键合方面展开系统性布局，并在多个关键领域实现产业化突破：长集成芯片与芯粒技术发展现状………开发的Xtacking晶圆键合技术(图2-4-3),实现存储阵列与CMOS外围电路的垂直集成，推动高性能3DNAND闪存量产[79];豪威科技率先实现W2W混合键合堆叠式CIS的大规模量产与此同时，国内高校与科研机构在W2W混合键合的基础研究与关键工艺领域保持活跃。互连节距是衡量混合键合技术水平的重要指标之一，能够直观反映互连密度与工艺集成能力。当前，W2W互连节距正加速向亚微米尺度推进：在2022-2025年间，互连节距由约1 互连节距的持续微缩也对产业链协同与装备/材料能力提出整体工艺链更长、对制造一致性与对准控制的要求更同样采用D2W混合键合，将计算芯粒垂直堆叠到I/O芯片之上，提高I结构片HBM存储器企业也在积极评估将混合键合引入下一代HBM堆叠。SKhynix、三星、美光等厂商正加速推进混合键合相关研发与验证，目标是支撑更高带宽、更低功耗以及更高叠层的堆叠对良率极为敏感，D2W具备吸引力；另一方面，D2此外，研究机构如法国Leti通过晶圆上芯片自组装技术提升D2W键合的对准精度与生产国内D2W混合键合领域的技术基础较为薄弱，整体工艺成熟度较低。目前技术研发主要集中在高校和研究所，企业正在积极研发相关装备。总体来看，国内D2W混合键合技术整体中国科学院微电子研究所聚焦D2W混合键合，开展了键合介质材料、蓝膜材料、表面激集成芯片与芯粒技术发展现状…现定制化异构计算的物理基石。D2W混合键合技术的发展正处在加速追赶和寻求突破的关键阶段，一方面是互连密度的提升，互连节距由微米级向亚微米级(<1μm)发展，实现互连密度数量级的提升(>1000000个/mm2,图2-4-6);另一方面是对准精度和UPH的提升，在兼顾高精度对准(<200nm)的基础上提升量产能力(UPH>2000)。未来可通过W2W和D2W混合键合技术的相互补充与结合，发展多芯片并行转移等技术，实现多层芯片的高质D2W混合键合态等方面均取得显著突破。国际上，UCle联盟推动了带宽与密度的跨越；国内则实现了互连2缘带宽密度[Tb缘带宽密度[Tb/s[图2-5-12022年-2025年ISSCC/VLSI上发表的芯粒互连数据统计(以企业为主)。(a)接口单线数据率统计。(b)接口能效统计。图2-5-1展示了近期芯粒间互连接口主要技术指标的统计数据。早期芯粒互连技术借鉴了证，从而提升了集成芯片的整体集成度。目前，芯粒互连技术正朝着UCle标准演进，单线数据率基本维持在48Gbps以内，但因公司设计方案的差异，8Gbps至64Gbps范围之内的单线产品方面，国外公司迭代迅速。2024年12月，Alphawave发布业界首个基于UCle的64Gbps互连IP,边缘带宽密度达20Tbps/mm[100]。2025年8月，Marvell推出64Gbps全双总带宽8Tbps。英伟达于2025年8月宣布2026年全面推进共封装光学(CPO)技术[105]。同企业进展方面，多家国内公司已推出具有竞争力的芯粒互连解决方案。奎芯科技推出了支持UCle1.1标准、单线速率最高达32Gbps的芯粒互连方案[107];超摩科技32Gbps的2.5D芯粒间互连方案[108];芯耀辉提供了112Gbps串口D2DPHYIP以及兼容UCle的并口D2DPHYIP[109];芯动科技则推出了带宽高达1.5Tbps、单线速率32Gbps的UCleChiplet接口IP[110]。此外，学术研究方面，国内机构在多领域取得突破。2025年，北京大学报道了单线速率64Gbps集成芯片与芯粒技术发展现状……的全双工接口，边缘带宽密度达10.5Tb/s/mm[111];中科院半导体所报道了4×128Gbps的硅光互连原型芯片[112];复旦大学提出了面向三维集成的太赫兹无线互连方案，实现73G(1)总带宽与互连密度持续提升：大算力芯片发展将推动带宽与密度增长。极致单线速(2)极致能效的接口电路设计：先进封装对功耗与热管理要求更高，互连接口功耗占比5.2互连标准(1)PCIExpress(PCle)[1年一代，传输速率从16GT/s,历经32GT/s(5.0)、64GT/s(6.0),至近期PCle7.0的标准。PCle协议的生态系统庞大，催生了巨大的IP市场，国内厂商(如牛芯半导体)正积极研(2)ComputeExpressLink(CXL)[115]:基于PCle物理层，通过缓存一致性协议实实现了CPU与加速器/内存扩展模块间的点对点一致性连接。2020年，CXL2.0规范引入了内资源的利用率。2022年发布的CXL3.0/3.1版本海力士、美光等内存巨头纷纷推出CXL2.为芯粒间互连定义了通用的连接标准。UCle1.0(2022年发布)制定了最初的物理层、链路UCle2.0(2024)支持3D集成(UCle-3D)。并增强系统管理能力，为物理、适配器和协议合规性测试建立了初始框架。UCle3.0(2025)将速率进一步提升至64GT/s,引入了运行时重校准、扩展边带传输等技术，保持后向兼容与模块化设计。UCle联盟由英特尔、AMD、Arm、台积电、三星、日月光等巨头共同创立，其目标是成为跨厂商、跨代工厂的通用标准。协会发布了T/CESA1248-2023-小芯片接口总线技术要求[117],规定了芯粒接口总线技术的2025年8月，国家市场监督管理总局(国家标准化管理委员会)发布了5项《芯粒互联接口规范》系列国家标准(GB/T46280.1-2025～GB/T包含总则、协议层、数据链路层以及基于2D和2.5D封装的物理层技术要求等五个部分，为国到封装的完整闭环。相比之下，国内基于GB/T46280系列(1)合见工软(UniVista):合见工软于2025年4月发布了国内首个HiPi标准的IP/VIP整体解决方案[119]。该方案单线速率达16Gbps,PAIF2PAIF数据链路层延迟低至4ns,同一IP可同时支持D2D和C2C配置模式，支持-40℃至125℃宽温度范围追踪，D2D封装走线支持(2)奇异摩尔(KiwiMoore):(3)芯耀辉(AkroStar):芯耀辉提供112Gbps串口D2DPHYIP以及兼容UCle的并口D2DPHYIP,通过“自研+引进”双轮驱动战集成芯片与芯粒技术发展现状……预测，CXL互连芯片市场在2025-2030年间将以超过170%的年复合增长率爆发，成为半导体热管理与测试，解决系统集成挑战。远期来看，UCle与光学互连融合可能成为突破功耗和带此外，当前国际主流芯片厂商普遍围绕UCle构建互连生态，而国内信创、军工等关键领方案可通过独立的桥接芯片实现UCle与HiPi标准的协议转换。桥接芯片一端对接UCle标准的EDA(ElectronicDesignAutomation,电子设计自动化2025年7月，Synopsys以350亿美元完成了对多物理场仿真软件巨头Ansys的收购，旨在深度融合电子自动化设计与多物理场仿真技术，构建从芯片到系统的全流程解决方案。预计跨领域融合设计平台人工智能赋能A面向高性能计算的下一代多芯粒架构多芯粒架构协同优化的智能系统图2-6-1系统级多物理EDA解决方案演进路径2024年3月，Cadence以12.4亿美元收购BETACAESystems,补强结构分析能力，扩展其系统分析产品组合，构建涵盖电磁、电热、流体、结构的多物理场平台。2025年9月，数据学习”为主线，分析了多物理过程中的误差来源与传递规律[129][1率与置信度[133][134],完成了多个集成芯片相关的挑战性工程算例[13国家陆续出台《电子信息制造业数字化转型实施方案》、《新产业标准化领航工程实施方案(2023-2035年)》等政策。特别是2025年4月发布的《电子信息制造业数字化转型实施方案》,集成芯片与芯粒技术发展现状……表2-6-12020-2025年EDA巨头收购CAE公司情况收购时间被收购CAE公司功能高质量网格生成分子模拟结构仿真结构/多体仿真多物理仿真多物理仿真芯和半导体多物理仿真通过自研与并购CAE企业，国内外EDA头部厂商正积极增强多物理场协同仿真能力，推动工具链向系统级、多物理耦合方向演进。如表2-6-1所示，从并购路径来看，EDA巨头在2020-2024年间主要收购具备电磁、热、结构等单一物理场功能的CAE公司，而2025年则进一步收购Ansys、Altair等大型多物理场仿真平台，反映出行业对多物理协同能力重视度的显2022:矩阵规模8亿真正衡量规模的指标是矩阵规模，而不是网格数量云端计算域分解法2020:IC模式的Phi网格时间软件名自由度规模>8亿中物院9所JAUMIN[137]12亿50亿数量从百级扩展到千级后，传统的全局优化器(如模拟退火、枚举、数学规划、强化学习等)构维度，3.5D结构下硅中介层与有机封装基板的热膨胀系数差异导致的翘曲应力，逐渐成为列进展。在热感知布局方面，北京大学研究团队提出了面向大规模2.5D集成电路的解析热感知芯粒布局框架[148]。在多目标协同优化方面，西安电源完整性问题，提出了基于多目标优化的布局方法，在性能与供电稳定性之间建立平衡机制布局布线技术发展趋势(2019-2027)重点发展期(2022-2025)重点发展期(2022-2025)技术发展阶段大规模解析热感知布局[12]光罩拼接感知布局[4]硅中介层验证[5]多物理场协同深槽电容集成[6]多目标优化突破布局算法探索2.5D工艺验证热感知芯粒布局算法研究兴起[7]年份性能感知布局框架多目标协同优化[10][11]2.5D/3D异构集成布局方法涌现[8][9]AI驱动多物理场协同布局优化图2-6-4芯粒布局布线发展趋势(1)热驱动布局优化方向：在高功耗、高密度集成系统中，芯粒间的热耦合已成为制约布局收敛性和系统可靠性的关键因素[148]。为此，布局算法亟需构建芯粒(2)电源完整性驱动布局优化方向：随着互连规模和功耗密度的持续上升，供电完整性 域划分(AdaptivePowerDomainPartitioning)方法，可在布局层面优化电流分布与局部(3)应力与翘曲约束优化方向：3.5D封装结构下的异质材料组合带来了显著的热应力与为突破传统优化瓶颈的重要力量。基于图神经网络(GNN)的布局学习模型可在多物理约束下捕捉芯粒间的拓扑依赖关系，实现跨尺度的特征抽象与优连线优化向多场感知与协同决策方向演化。未来的发展重点包括以下几算法，以支撑千芯粒、百万Net级系统设计；3)推动布局与仿真环节融合，形成物理反馈闭三、集成芯片与芯粒发展的十大趋势三、集成芯片与芯粒发展的十大趋势以TSMC光罩面积约830mm²为1×基准，CoWoS从2016年左右的1.5×封装起步，2020年实现2×封装(约1700mm²),此后快速放大到3×乃至3.3×封装(约2700mm²,可挂8栈集中供电”,冷却方案从传统散热器加风冷转向液冷板、冷却盖板而是以大封装乃至整片晶圆作为整体来做楼层规划、时序与信号/标准化服务接口接入集群；编程模型与库在抽象上弱化节点边界，更关注封装内互连距离拉长，金属导线的损耗和串扰显著,且布线困难、功耗受散热能力限制。光I/O芯粒片旁高带宽密度存储(HBM)容量受限的问题，这对于提升存储系统的性能当前，基于光电合封(Co-packagedOptics,CPO)技术的芯片光接口，可实现架构具有颠覆性意义。新型AI计算系统以Chiplet构建基本加速单元，并异构集成本地存储和光I/O技术在AI计算驱动下快速发展，美国AyarLabs在2025年发布了全球首款兼容U与Intel和富士通公司合作，展示了FPGA和GPU芯片间Tbps级带宽的光纤互连，互连距离可术目前关注度最高的技术路线是基于微环型谐振器的硅光收发架构(Ayarlabs、Nvidia等公司)。具体来说其特点在于：直径10um级别的器件体积相较传统光模块中的马赫增德尔调制器(MZM)小100倍以上，基本与晶体管相当，可以在片上大规模、高密度集成；微环调制器光I/O技术对于高性能计算产业具有重要的影响和战集成芯片与芯粒发展的十大趋势……光I/O技术的发展依赖于新一代硅光工艺和先进封装技术的支撑，需要着眼于计算芯片的系统需求，相比光模块和CPO要以电芯片的思维方式思考其技术走向。光I/0技术依赖于面向计算光互连(对标NVLink电互连)的新型互连标准的制定，将有力加速其走向产业化。国内目前具备多条28nm以上节点12英寸CMOS电路平台，硅光工艺可能在未来2-3年形成与Chiplet芯片。光电单片集成的主要收益是拉近光路与电路的距离，一越表现，正率先引领存储芯片走向芯粒化架构的深刻变革。HBM需求爆发的核心驱动力源于的紧密协同，这对带宽也提出了更高的要求。在上述因素的共同作用下，市场对HBM这一大的三倍，这使市场的供需失衡愈发严峻。这种由AI拉动的对容量和带宽的需求，是推动HBM为满足AI大模型对极致带宽和容量的爆发性需求，其主流产品如HBM3E通过将多颗DRA本质上仍是提供固定带宽、容量和接口的标准化组件，其基础裸片(BaseDie)采用相对成因此未来，HBM将完成从一体化标准组件到可配置存储芯粒的跃迁，其核心驱动力是满足AI等应用的近存储计算需求和满足用户的应用灵活定制需求。这一趋势已在产业界的近期LogicDie良率，目标正是为逻辑裸片的量产铺平道路；英伟达也宣布计划自研HBM的Base现在其LogicDie上，该芯粒将演变为一个集成了高速接口、内存控制器，在这些趋势下，HBM将有新的形态。未来，客户面对的可能是一个可配置的定制化HBM器架构的定制存储子系统。这意味着，HBM将从一款性能卓越但形态固定的标准化商品，演4、大模型应用催生近DRAM的集成芯片新形态目前，DRAM集成芯片已呈现多元化发展态势，并以多种形态在商业产品中实现具体应将LPDDR5X引入数据中心，能效提升超20%;华邦电的CUBE产品精准定位穿戴设备与轻量AI眼镜市场；紫光国芯的车规级LPDDR4/4X系列已在智能汽车的驾驶员监控系统和现商用。在基础架构层面，3DDRAM原型正致力于突破物理限制，如SK海力士已展示5层堆的计算存储集成芯片演进。以HBM为代表的垂直堆叠路径将持续突破带宽极限，通过增加堆算做成多枚CCD,把I/0做成独立的IOD,再在高端型号里叠加3DV-Cache,通过同一套芯级封装(PLP),传统硅基与有机基载板在尺寸、成本、良率以及电学性能方面逐渐面临物理集成芯片与芯粒发展的十大趋势…上，玻璃具有低介电常数与低损耗因子，尤其在高频信号传输中优于有机材料，能显著降低信号损耗与串扰，为2.5D/3D封装及光电协同集成提供高质量互连载体。在热机械方面，玻面板级制造，不仅大幅提升生产效率和单片封装面积，还可凭借其优异的平整度与力学完整性，降低大规模异构集成的总体成本。《异构集成路线图》(HeterogeneousIntegrationRoadmap,HIR)在2023版及2024版更新的HIR报告中提到，碳化硅中介层以出色的热管理转向使用12英寸单晶碳化硅衬底进行封装，并与NVIDIA合传统光罩尺寸为边界的二维平面芯片，即便通过2.5D封装(如CoWoS)进行拼接，仍受限于硅中介层(Interposer)的物理面积上限(通常为光罩面积的3-4倍),难以承载万亿参数模型所需的巨量互连。另一方面，单纯的3D垂直堆叠虽然提升了晶体管密度，却因逻辑器件层叠带来的热积聚问题，严重限制了性能释放。产业界急需一种能够突破面积限制、同时解决带宽与散热矛盾的全新架构。基于上述困境，未来的集成电路将跨越现有的封装概念，走向目前，行业内已有多条技术路线图体现了向3.5D演进的明确趋势。在高带宽需求的Al训练平台中，已有厂商将3D堆叠的逻辑或缓存模块嵌入到2.5D架构中，使网络交换芯片、Al计中介层面积的情况下，将集成芯片带宽大幅提升。总体而言，3.5D集成已成为先进封装演进的关键路径，其核心价值在于融合了2.5D的广度互连与3D的深度堆叠优势未来的3.5D集成仍需面对一系列工程挑战，包括复杂堆叠结构下的电-热-应力多物理场组合”设计，将直接决定系统在能效、性能与成本之间的平衡。整体来看，3.5D集成是AI、延迟、成本、体积、良率优势等硬件指标与软硬件生态等应用场景术相比成熟的“MonolithicSoC”并不划算。目前主流厂商都在用更成熟的单芯片设计，并结合“系统级封装(SiP/PoP)”的方式来满足异构功能，而不是把计算核心拆成多个独立本不断提升，非算力型的模块(如IO等)无法享受到先进工艺的红利，反而增加了成本。这给在这一背景下，苹果计划在2026年发布的iPhone18系列手在互连长度、带宽密度和能效方面具备潜在优势。三星/高通也积极推进DRAMonLogic的Chiplet集成技术，并探索其在手机SoC中的实际应用潜力。这一技术路线本质上属于存算紧耦合的异构集成方案，也是在移动端芯片应对AI负载的重要技术储备。DRAMonLogic的核的积木式选择。模块化的Chiplet架构使得厂商能够更灵活地更新Al子系统，而无需频繁对整能的RISC-V芯粒进行自由组合。这不仅能精确匹配碎片化的算力需求，更将从根本上降低高第二，RISC-V指令集的模块化扩展特性与芯粒的物理模块化将实现架构级协同。开发者可将用加速芯粒，通过采购市场上符合标准的通用RISC-V计算芯粒作为基础平台，从而快速实现多个经过硅验证的RISC-V计算核心、缓存、基础互连及管理单元预封装为一个标准化的半成业界将出现提供丰富加速功能芯粒的菜单式供应链。开发者可根据算法需求，像勾选芯粒集成形成产品。这将使选择RISC-V指令扩展在物理上等同于选择芯粒模块，真正实现软与其他团队设计的RISC-V基础芯粒进行组合、验证和微型化量产，最终使芯片创新达到类似四、本重大研究计划期，四、本重大研究计划期，中美项目资助产业发展比较随着摩尔定律放缓，高性能芯片依赖工艺微缩的性能提升路径已难以为继，芯片难以维而提出国家战略”,从2017年起实施“电子复兴计划(ElectronicsResurgenceInitiative,我国学者早期就认识到芯粒集成芯片技术对于突破摩尔定律的重要作用，并于2023年通并新增先进制造业研发(如3DHI技术)和极端环境电子学。项目分阶段实施，如“下一代微电并鼓励企业参与。在2023-2025年已发布的24项重点支持项目中，17个项目明确要求项目成我国集成芯片重大研究计划强调Scale-out扩展，多项项目指南明确指向大规模集成，面向智能超算及高性能计算领域，通过大规模芯粒集成实现先进工艺的国产替代的路线。例本重大研究计划期，中美项目资助产业发展比较……技术，要求研制互连间距3μm、密度比第一代提高4倍的3D封装技术，进一步优化单芯片在项目层面，2024年布局重点支持项目“芯粒分解和组合优化方法”,要求形成完备芯粒库构造方法。芯粒间功能冗余度不超过20%。2025年部署集成项目“异构计算3.5D集成芯片”,要Minitherms3D'项目以突破3D异构封装与芯片热管理难题为目标，从工艺层面解决热积聚问题，支撑上层AI系统战场部署。我国的集成芯片重大研究计划高度重视开源开放，部分项目指南中明确从三个方面确保项目的开源开放性：1)依托RISC-V指令集完成项目研究，2)软件工具类(仿真工具、设计美国ERI计划依赖闭源指令集体系，参与企业包括英伟达、高通普遍采用ARM或x86线。例如，2025年部署的重点支持项目“硅中介层深槽电容工艺的高介电常数材料”以开发美国ERI计划则持续强化HBM(高带宽内存)路线，巩固其在高端计算领域的主导地位。力士等企业的先进DRAM工艺与TSV(硅通孔)技术，通过与高性能芯片(如GPU、Al加速器)组合”设计路径，降低芯片设计门槛，为专用系统(如边缘计算)提供高效路径，满足庞大而拟计算、存储、I0、通信、有源硅中介层等不少于20种芯粒行为，支持10种以上端/边/云应入的硅-有机混合介质基板工艺”要求建立封装后集成芯片的可靠性分析目所研发的工具有望在封装前(芯粒形态)、封装后(集成芯片形态)帮助芯粒的生态构建，时微电子研究中心(IMEC)、台积电等机构的补贴和建厂激励。这种美国定标准、盟友做制同的格局。从生态演化来看，中国将围绕“开源协同+国产自主”构建全链条生态体系：依托锁定核心技术话语权，依托HBM技术与英伟达、美光等企业构建高端AI芯片生态闭环，通过4、结论则基于自主可控的迫切需求，选择自上而下的构造法，以开源指令集(RISC-V)、芯粒复用革命，我国集成芯片重大研究计划遵循的社区化、开源技术生态迭代--更有可能在未来的某个临界点引发链式反应，催生超越现有范式……参考文献……参考文献参考文献IEEEMicro,2023,43(3):31-39.-(ISSCC).CircuitsConference-(ISSCC).[9]ZhuH,JiaoB,ZhangJ,etalbitwisesparsityoptimizatInternationalSolid-StateCircuitsConference[10]NiuD,LiS,WangY,etal.184QPS/w64mb/mm23dlogmemoryengineforr[11]ZhuX,JinX,KangZ,etal.DarwinWafer:awafer-scaleneuromorph[12]YangQ,WeiT,GuanS,etal.PDconstrai[13]YuX,JiangD,DengJ,etal.Crammingadatacenteandhardwarearchitectureofwaferscalechip[C]onComputerArchitectureNewYork,NY,USA:AssociationforComput[14]SinghT,RangarajanS,JohnD,etal.2.1zmicroprocessorcore[C]//2020[15]NaffzigerS,Le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