CN119446208A 存储器装置及操作存储器装置的方法 （爱思开海力士有限公司）

本公开涉及一种存储器装置及操作存储器储器平面被分组为共享至少一个外围电路的存与被分组为第一合并组的存储体相对应的压缩出通过合并从同一平面组中包括的存储体生成2多个存储器平面，每个存储器平面包括多个存储体，所多个压缩电路，分别连接到所述多个存储体，并且多个第一合并电路，接收与至少一部分存储体相且基于所述输出控制信号输出通过合并与被分组为第一合并组的存储体相对应的压缩数第二合并电路，从所述第一合并电路接收所述第一合并数据输出缓冲电路，锁存所述第二合并数据，并且基于所述输出控制信号中时钟信号调节器，基于指示所述压缩读操作是否已合并组生成的第一合并数据从所述第一合并电路彼信号选择电路，选择所述输出控制信号中的一部分，从而向所第一通道单元和第二通道单元，分别从多个平面组二合并组中包括的第一合并组生成的数据被输入到所述第一通道单元和所述第二通道单第三通道单元，从与所述第一平面组不同的第二平面组括的第一合并组生成的数据被输入到所述第3接收压缩读取使能信号和平面组选择信号，所述压缩读取使能信号基于从由所述压缩读取使能信号和所述平面组选择信号组成的组中选择的至少一个，组中包括的任意一个存储体相对应的输出控制信号作为与所述第二合并组相对应的输出生成通过分别压缩从分别包括在多个存储器平面中的多个存储体中读取的数据而获基于与至少一部分存储体相对应的输出控制信号，对分别与被分组对通过执行所述第一合并获得的第一合并数据之中分别从同一第二合并组中包括的基于所述输出控制信号中的至少一部分，输出通过执行所述第二其中，所述多个存储器平面被分组为共享至少一个外围电16.根据权利要求15所述的方法，其中，所述第二合并组包括物理上彼此相邻的存储45[0002]本申请要求于2023年8月7日向韩国知识产权局提交的申请号为10_2023_0102845[0004]在存储器装置中读取的数据可以通过数据线传送到输入/输出焊盘。由于物理限器区域通过时分按照设定时间以设定顺序垄断地使用固定置中包括的多个存储器区域可以使用通过为多个存储器区域中的每一个划分固定数量的号输出通过合并与被分组为第一合并组的存储体相对应的压缩数据而获得的第一合并数6[0014]图4是示出向图1所示的存储器装置提供时钟信号的时钟信号生成器和时钟信号[0015]图5是示出通过图4所示的时钟信号生成器和时钟信号调节器提供时钟信号的实[0016]图6是示出通过图4所示的时钟信号生成器和时钟信号调节器提供时钟信号的另[0017]图7是示出根据本公开的实施例的当将未调节的时钟信号提供到存储器装置时数[0018]图8是示出根据本公开的实施例的当将经调节的时钟信号提供到存储器装置时数[0022]图12是示出根据本公开的实施例的图9所示的数据合并电路的正常读取操作的示[0024]图14是示出根据本公开的另一实施例的图9所示的数据合并电路的正常读取操作[0026]图16是示出根据本公开的实施例的图9所示的数据合并电路的压缩读取操作的示7[0032]图22是示出根据本公开的实施例的在存储器装置的操作方法中向存储体中的每[0033]图23是示出根据本公开的实施例的在存储器装置的操作方法中第二合并电路的[0039]在图1中，示出了存储器装置1000中包括8个存储体1100BK0至BK3和BK0'至BK3存储体2'BK2'和存储体3'BK3'。组以构成至少一个平面组1130。例如，包括存储体0BK0和存储体1BK1的第零存储器平面和存储体1'BK1'的第二存储器平面1110和包括存储体2'BK2'和存储体3'BK3'的第三存储[0042]在实施例中，可以将物理上彼此相邻的存储体1100进行分组以构成第一合并组8[0043]在实施例中，可以将物理上彼此相邻的存储体1100进行分组以构成第二合并组1140。更具体地，可以将物理上彼此相邻的第一合并组1120进行分组以构成第二合并组所示，由于一个第二合并组1140中包括一个平面组1130，因此平面组1130和第二合并组存储体1'BK1'和存储体3'BK3'可以是彼此相邻的存[0046]当执行压缩读取操作时，首先，可以从存储体1100中的每一个输出读取数据R.DATA。可以响应于输出控制信号OUTPUT_CTR而输出读取数据R.DATA。输出控制信号OUTPUT_CTR可以基于提供的时钟信号来生成。时钟信号可以从存储器装置1000外部提供，或者可以从存储器装置1000中的电源提供。虽然图1中仅示出了从存储体0BK0、存储体1BK1、存储体0'BK0'和存储体1'BK1'输出的输出控制信号OUTPUT_CTR0、OUTPUT_CTR1、缩数据C.DATA也可以响应于输出控制信号OUTPUT[0048]压缩电路1200可以以1:N的压缩比率压缩读取数据R.DATA，从而生成压缩数据25％)的压缩比率压缩读取数据R.DATA，从而生成压缩数据C.DATA。例如，当读取数据9体0BK0相对应的压缩数据C.DATA0和与存储体2BK2相对应的压缩数据C.DATA2可以在第一对应的压缩数据C.DATA3、与存储体0'BK0'相对应的压缩数据C.DA一合并电路1300可以生成分别与第一合并组1120相对应的第一合并数据1stM的存储体1100相对应的压缩数据C.DATA而获得的第一合并数据1st[0051]第一合并电路1300可以选择并使用从第一合并组1120中的存储体1100输出的多C.DATA2被第一合并电路1300合并时，第一合并电路1300可以选择并使用从存储体0BK0输号OUTPUT_CTR的方法并不限于特[0052]从第一合并电路1300输出的第一合并数据第1stM.DATA可以中合并。第二合并电路1400可以合并从不同的第一合并电路1300输出的第一合并数据1stM.DATA。更具体地，第二合并电路1400可以合并从同一第二合并组1140中包括的存储体例中，可以在第二合并电路1400中合并第一合并数据01stM.DATA0和第一合并数据31st中合并的第一合并数据相对应的第一合并组1120的数量不限于特定示电路1500可以选择分别与第二合并组1140相对应的输出控制信号OUTPUT_CTR中的任意一当假设第二合并数据02ndM.DATA0是通过合并第一合并数据01stM.DATA0和第一合并数控制信号0OUTPUT_CTR0而从输出缓冲电路1500输出第二合并数据0用于数据的输出和合并。例如，存储体1100、压缩电路1200等可以响应于输出控制信号可以从压缩电路1200输出压缩数据0C.DATA0。另外，从存储体2BK2读取的读取数据2R.DATA2可以通过压缩电路1200进行压缩，并且可以从压缩电路1200输出压缩数据[0057]输出控制信号OUTPUT_CTR可以与读取数据R.DATA一起从存储体1100中的每一个数据2R.DATA2可以响应于输出控制信号2OUTPUT_CT路1200以1:2(即50％)的压缩比率压缩时，存储体0BK0中被压缩并输出的8位压缩数据0C.DATA0和存储体2BK2中被压缩并输出的8位压缩数据2C.DATA2可以被划分以被锁存到16个触发器。当读取数据R.DATA由压缩电路1200以1:4(即25％)的压缩比率压缩时0BK0中被压缩并输出的4位压缩数据0C.DATA0和存储体2BK2中被压缩并输出的4位压缩数[0059]锁存的压缩数据0C.DATA0和锁存的压缩数据1C.DATA1可以通过输入到D触发器的限于此，并且输入到D触发器的时钟信号可以从输出控制信号0OUTPUT_CTR0和输出控制信[0061]参照图1和图3，第二合并电路1400可以包括数据合并电路1410和信号选择电路[0062]数据合并电路1410可以接收和合并从多个第一合并电路1300输出的第一合并数数据合并电路1410的第一合并数据11stM.DATA可以由多路复用电路合并以输出为第二合1410合并的第一合并数据1stM.DATA相对应的输出控制信号OUTPUT_一合并数据01stM.DATA0至第一合并数据31stM.DATA3可以分别响应于输出控制信号[0066]信号选择电路1420可以接收输出控制信号0OUTPUT_CTR0、0'OUTPUT_CTR0'、中选择输出控制信号0'OUTPUT_CTR0'。信号0OUTPUT_CTR0和输出控制信号1OUTPUT_CTR1或者输出控制信号0'OUTPUT_CTR0'和输[0068]可以将由数据合并电路1410合并和输出的第二合并[0070]图4是示出向图1所示的存储器装置提供时钟信号的时钟信号生成器和时钟信号部的电源来生成时钟信号。在另一实施例中，时钟信号生成器1600可以将从存储器装置号CLK可以是分别从不同的时钟信号生成器1600输出[0072]时钟信号调节器1700可以调节从时钟信号生成器1600输出的时钟信号CLK，并且将经调节的时钟信号CLK'提供到存储体1100的至少[0073]存储体1100中的每一个可以基于接收到的时钟信号CLK和CLK'生成输出控制信号号生成器1600输出的时钟信号CLK提供到存储体1100中的每一个时，根据从时钟信号生成器1700可以调节提供到存储体1100的时钟信号CLK中的至少一部分，以减小输出控制信号1700可以将从时钟信号生成器1600输出的时钟信号CLK按原样提供到存储体1100。当压缩[0075]图5是示出通过图4所示的时钟信号生成器和时钟信号调节器提供时钟信号的实ESS_EN指示压缩读取操作尚未被启用时，可以将从时钟信号生成器1600输出的时钟信号用时，可以将经时钟信号调节器1700调节的时钟信号CLK0'提供到存储体0BK0。在实施例使能信号ESS_EN选择和输出时钟信号CLK0或者经调节的时钟信号CLK0'。[0077]在实施例中，为了延迟提供到存储体0BK0的时钟信号，可以将时钟信号调节器1700中的电路设计成使得将从时钟信号生成器1600输出的时钟信号CLK在经过额外路径之得从时钟信号生成器1600输出的时钟信号CLK0'沿朝向存储体1BK1的方向传送，然后沿朝[0079]图6是示出通过图4所示的时钟信号生成器和时钟信号调节器提供时钟信号的另ESS_EN指示压缩读取操作尚未被启用时，可以将从时钟信号生成器1600输出的时钟信号用时，可以将经时钟信号调节器1700调节的时钟信号CLK0'提供到存储体0BK0。在实施例使能信号ESS_EN选择和输出时钟信号CLK0或者经调节的时钟信号CLK0'。[0083]图7是示出根据本公开的实施例的当将未调节的时钟信号提供到存储器装置时数并且存储体0BK0和1BK1可以基于时钟信号0CLK0和1CLK1生成输出控制信号OUTPUT_CTR0和1200输出的压缩数据C.DATA0和C.DATA1也可以分别与输出控制信号OUTPUT_CTR0和[0085]虽然将从时钟信号生成器1600输出的同一时钟信号CLK提供到存储体1100中的每到各个存储体1100的时钟信号CLK0和CLK1生成输出控制信号OUTPUT_CTR，因此从存储体据1stM.DATA0和1stM.DATA1之间的输出时序差可能会根据从存储体1100到输出单元的路存储体1100的时钟信号的相位，使得可以调节[0087]图8是示出根据本公开的实施例的当将经调节的时钟信号提供到存储器装置时数[0088]参照图4至图6和图8，时钟信号调节器1700可以延迟从时钟信号生成器1600输出以将读取数据R.DATA0和R.DATA1[0090]第一合并电路1300可以通过将压缩数据C.DATA0和C.DATA1分别与其他压缩数据据1stM.DATA0和1stM.DATA1的输出时序可以根据从存储体1100到输出单元的路径之间的减少或防止在第二合并电路1400中可能发生[0093]参照图1、图3和图9，数据合并电路1410可以包括多个多路复用电路1410a和二通道单元CH2或CH2'，分别从任意一个平面组1130中的任意一个第二合并组1140中包括的多个第一合并组1120生成的数据被输入到第一通道单元CH1或CH1'和第二通道单元CH2第三通道单元CH3或CH3'中的每一个都可以包括[0094]多个多路复用电路1410a和1410b中的每一个可以基于从由压缩读取使能信号和通道单元CH2或CH2'和第三通道单元CH3或CH3'组成的组中选择的至少一部分。更具体地，多个多路复用电路1410a和1410b中的每一个可以基于从由压缩读取使能信号和平面组选择信号组成的组中选择的至少一个信号，启用第一通道单元CH1或CH1'中包括的一个或多据DATA0或DATA1可以是正常读取数据或第二合读取操作中，从连接到第一通道单元CH1或CH1'的平面组输出的正常读取数据被输入到的[0100]例如，多路复用电路1410a可以包括连接到第零平面组1430的第一通道单元CH并且第一通道单元CH1可以接收从包括存储体0BK0和2BK2的第一合并组1120生成的数据。复用电路1410a可以包括连接到第一平面组1430的第三通道单元CH3，并且第三通道单元CH3可以接收从包括存储体0'BK0'和2'BK2'的第一合并组1120生并且第一通道单元CH1'可以接收从包括存储体1'BK1'和存储体3'BK3'的第一合并组1120生成的数据。此外，多路复用电路1410b可以包括连接到第一平面组1430的第二通道单元元CH3'，并且第三通道单元CH3'可以接收从包括存储体1BK1和存储体3BK3的第一合并组并且多路复用器可以基于通过组合压缩读取使能信号和平面组选择信号获得的信号ESS_[0104]在实施例中，多路复用电路1410a可以包括连接到第零平面组1430的通道单元CH1，并且第一通道单元CH1可以包括从包括存储体0BK0和2BK2的第一合并组1120接收0位储体0'BK0'和2'BK2'的第一合并组1120接收8位至15位数据的通道GDL_B0'2'从第一通道单元CH1中包括的通道GDL_B02[7:0]和第三通道单元CH3中包括的通道GDL_B0'2'[7:0]之中选择并启用一个通道。从启用通道输入的数据可以通过0位至7位第零输出线GDL_B0'2'[15:8]和第二通道单元CH2中包括的通道GDL_B13[7:0]之中选择并启用一个通[0106]在实施例中，多路复用电路1410b可以包括连接到第一平面组1430的第一通道单复用电路1410b可以包括连接到第零平面组1430的第三通道单元CH3'，并且第三通道单元CH3'可以包括从包括存储体1BK1和3BK3的第一合并组1120接收0位至7位数据的通道GDL_B13[7:0]，以及从包括存储体1BK1和3BK3的第一合并组1120接收8位至15位数据的通道[0107]在实施例中，多路复用电路1410b可以基于压缩读取使能信号和平面组选择信号从第一通道单元CH1'中包括的通道GDL_B1'3'[7:0]和第三通道单元CH3'中包括的通道平面组选择信号从第一通道单元CH1'中包括的通道GDL_B1'3'[15中包括的通道GDL_B1'3'[15:8]和第二通道单元CH2'中包括的通道GDL_B0'2'[7:0]之中选择并启用一个通道。从启用通道输入的数据可以通过8位至15位第一输出线GDL1[15:8]输[0109]参照图10和图11，可以将压缩读取使能信号ESS_EN和平面组选择信号SEL_PLG输信号SEL_PLG获得的信号SEL_ESSO和SEL_ESSX输入到多路复用电路1410a和[0110]例如，信号SEL_ESSO可以是通过对压缩读取使能信号ESS_EN和平面组选择信号压缩读取使能信号ESS_EN和平面组选择信号SEL_PLG执行OR运算[0112]图12是示出根据本公开的实施例的图9所示的数据合并电路的正常读取操作的示平面组选择信号SEL_PLG可以指示第电路1410a可以启用第一通道单元CH1中包括的至少一部分通道，并且禁用第二通道单元[0115]因此，可以通过第一通道单元CH1中的启用通道从包括第零平面组中的存储体电路1410b可以启用第三通道单元CH3'中包括的至少一部分通道，并且禁用第一通道单元CH1'和第二通道单元CH2'。[0117]因此，可以通过第三通道单元CH3'中的启用通道从包括第零平面组中的存储体号SEL_ESSO的值可以为0。另外，根据对压缩读取使能信号ESS_EN和平面组选择信号SEL_GDL_B02[15:8]输入的数据可以通过8位至15位第零输出线GDL0[1[0121]在实施例中，多路复用电路1410b可以根据信号SEL_ESSX启用第三通道单元CH3'[0122]图14是示出根据本公开的另一实施例的图9所示的数据合并电路的正常读取操作平面组选择信号SEL_PLG可以指示第电路1410a可以启用第三通道单元CH3中包括的至少一部分通道，并且禁用第一通道单元[0125]因此，可以通过第三通道单元CH3中的启用通道从包括第一平面组中的存储体0'电路1410b可以启用第一通道单元CH1'中包括的至少一部分通道，并且禁用第二通道单元CH2'和第三通道单元CH3'。根据对压缩读取使能信号ESS_EN和平面组选择信号SEL_PLG的反相值ESS_EN_N的AND运算，通道GDL_B0'2'[15:8]输入的数据可以通过8位至15位第零输出线GDL0[15[0131]在实施例中，多路复用电路1410b可以根据信号SEL_ESSX启用第一通道单元CH1'的数据可以通过8位至15位第一输出线GDL[0132]图16是示出根据本公开的实施例的图9所示的数据合并电路的压缩读取操作的示电路1410a可以启用第一通道单元CH1中包括的至少一部分通道和第二通道单元CH2中包括零平面组中的存储体BK0至BK3生成的第一合并数据入的第一合并数据1stM.DATA0和1stM.DATA1合并以作为第二合并数据2ndM.DATA0从多路电路1410b可以启用第一通道单元CH1'中包括的至少一部分通道和第二通道单元CH2'中包第一平面组中的存储体BK0'至BK3'生成的第将输入的第一合并数据1stM.DATA2和1stM.DATA3合并以作为第二合并数据2ndM.DATA1从ESS_EN和信号SEL_ESSO来启用第二通道单元CH2中包括的通道GDL_B13[7:0]。从启用通道GDL_B13[7:0]输入的数据可以通过8位至15位第零输出线GDL0[1[0141]在实施例中，多路复用电路1410b可以根据SEESS_EN和信号SEL_ESSX来启用第二通道单元CH2'中包括的通道GDL_B0'2'[15:8]。从启用通道GDL_B0'2'[15:8]输入的数据可以通过8位至15位第一输出线GDL1[151410a和1410b中的每一个可以合并并输出与同一第二合并组1140中包括的不同第一合并[0143]如参照图10至图14所述，根据本公开实施例的存储器装置可以执行压缩读取操执行压缩读取操作时在数据合并过程中可能[0146]存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可[0149]串ST可以包括彼此串联连接在源极线SL与第一位线BL1之间的源极选择晶体管量可以大于图中所示的存储器单元MC1至MC可以连接到第一位线BL1。存储器单元MC1至MC16可以串联连接在源极选择晶体管SST和漏数量与字线WL1至WL16的数量相对应的物理[0151]存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两逻辑页面数据可以包括数量与一个物理页面PPG中包括的单元的数量相[0156]电压生成器120可以通过使用提供到存储器装置100的外部电源电压生成多个操压生成器120生成的内部电源电压可以用作存储器装置10[0158]在实施例中，电压生成器120可以使用外部电源电压或内部电源电压来生成多个[0159]为了生成具有不同电压电平的多个操作电压，电压生成器120可以包括接收内部[0160]由电压生成器120生成的多个操作电压可以由地址解码器130提供到存储器单元[0161]地址解码器130可以通过行线RL连接到存储器单元阵列110。地址解码器130可以块地址从多个存储块BLK1至BLKi之中选择至少一个存储块。地址解码器130可以对所接收到的地址ADDR中的行地址进行解码。地址解码器130可以根据经解码的行地址从所选择的ADDR中的列地址进行解码。地址解码器130可以根据经解码的列地址将输入/输出电路140电路。第一合并电路和第二合并电路可以与图1中描述的第一合并电路1300和第二合并电信号生成器和时钟信号调节器可以与图4中描述的时钟信号生成器1600和时钟信号调节器逻辑150可以响应于从外部装置传送的命令CMD而操作。控制逻辑150可以通过响应于命令[0171]存储器装置100可以存储数据。存储器装置100可以在存储器控制器200的控制下[0172]在实施例中，存储器装置100可以使用多种类型的易失性存储器或非易失性存储列中由该地址选择的区域。存储器装置100可以对由地址选择的区域执行由命令指示的操换为物理地址(PA)，PA指示存储器装置100中待存储数据或待从中读取数据的存储器单元[0177]存储器控制器200可以响应于来自主机的请求控制存储器装置100执行写入操作、可以确定存储器装置100是要执行压缩读取操作还是正常读取操作，并且根据存储器装置读取操作命令。控制逻辑150可以响应于接收到的命令而控制包括I/O电路140的外围电路同时压缩存储器单元阵列110中的多个区域的数据并且将压缩数据一起合并并输出的方[0184]处理器2010可以执行用于控制存储器装置100的各种计算或者生成各种命令。当处理器2010从主机400接收到请求时，处理器2010可以根据接收到的请求生成命令并将生[0186]ECC电路2030被配置为通过使用错误校正码来检测和校正从存储器装置100接收到的数据的错误。处理器2010可以根据ECC电路2030的错误检测结果来调节读取电压并控可以用作存储器控制器2000的工作存储器或缓存存储器，并且存储存储装置中使用的数且可以从存储器装置100接收数据等。存储器接口2060可以根据处理器2010的指令向存储器装置100提供压缩读取命令或正常读取命令。因此，存储器接口2060可以从存储器装置[0192]在操作S2103中，存储器装置1000的第一合并电路1300可以基于从存储体1100输输出控制信号OUTPUT_CTR将作为锁存数据的第一合并数据1stM.DATA从第一合并电路1300[0193]在操作S2105中，存储器装置1000的第二合并电路1400可以合并第路1500输出通过合并第一合并数据1stM.DATA获得的第二合并数据2[0194]在操作S2107中，存储器装置的输出缓冲电路1500可以基于从存储体1100输出的应于从存储体1100输出的输出控制信号OUTPUT_CTR之中选择的至少一些输出控制信号[0195]图22是示出根据本公开的实施例的在存储器装置的操作方法中向存储体中的每器1600可以输出从存储器装置1000外部提[0197]