《现代电工技术》课件项目7 逻辑控制电路的实现

目录任务7.1组合逻辑电路的设计任务7.2时序逻辑电路的设计7.1.1数字信号与数字电路7.1.2基本门电路7.1.4组合逻辑电路的分析与设计任务7.1组合逻辑电路的设计7.1.3复合门电路学习要点知识要点：掌握门电路的逻辑功能，真值表和逻辑符号；掌握双稳态触发器的逻辑功能；掌握计数器电路；了解555定时电路的基本原理。能力目标：能识别并判断常见的门电路；能用门电路搭建组合逻辑电路；能判别双稳态触发器的输出电路状态；能用555定时器来设计简单电子线路。素养目标：具有严谨的工程逻辑思维和协同合作精神；具有科学精神、文化自信和刻苦拼搏的精神；具有攀登科学高峰的责任感和使命感。7.1.1数字信号与数字电路（1）模拟信号与数字信号的区别1.数字电路的基本概念

诸如温度、压力、速度等量的转换信号，数值上具有随时间连续变化的特点，习惯上人们把这类信号称为模拟信号。tu0

对模拟信号接收、处理和传递的电子电路称模拟电路。如放大电路、滤波器、信号发生器等。模拟电路是实现模拟信号的产生、放大、处理、控制等功能的电路，模拟电路注重的是电路输出、输入信号间的大小和相位关系。tu0

在两个稳定状态之间作阶跃式变化的信号称为数字信号，数字信号在时间上和数值上都是离散的。例如生产线中的产品，只能在一些离散的瞬间完成，而且产品的个数也只能逐个增减，它们的转换信号就是数字信号。

上图是典型的数字信号波形。实用中，计算机键盘的输入信号就是典型的数字信号。用来实现数字信号的产生、变换、运算、控制等功能的电路称为数字电路。数字电路注重的是二值信息输入、输出之间的逻辑关系。（2）数字电路的优点

数字电路的工作信号是二进制信息。因此，数字电路对组成电路元器件的精度要求并不高，只要满足工作时能够可靠区分“0”和“1”两种状态即可，所以数字电路设计方便。对数字电路而言“0”和“1”两个数字信息，因此抗干扰能力强。另外，数字电路的模块化开放性结构使其功率损耗低，有利于维护和更新。数字电路的上述优点，使其广泛应用于电子计算机、自动控制系统、电子测量仪器仪表、电视、雷达、通信及航空航天等各个领域。本教材介绍的数字电路分有组合逻辑电路和时序逻辑电路两大部分。（3）数字电路的分类

数字电路的种类很多，常用的一般按下列几种方法来分类：①按电路有无集成元器件来分，可分为分立元件数字电路和集成数字电路。②按集成电路的集成度进行分类，可分为小规模集成数字电路(SSI)、中规模集成数字电路(MSI)、大规模集成数字电路(LSI)和超大规模集成数字电路(VLSI)。③按构成电路的半导体器件来分类，可分为双极型数字电路和单极型数字电路。④按电路中元器件有无记忆功能可分为组合逻辑电路和时序逻辑电路。何谓正逻辑？负逻辑？7.1.2基本门电路日常生活中我们会遇到很多结果完全对立而又相互依存的事件，如开关的通断、电位的高低、信号的有无、工作和休息等，显然这些都可以表示为二值变量的“逻辑”关系。

事件发生的条件与结果之间应遵循的规律称为逻辑。一般来讲，事件的发生条件与产生的结果均为有限个状态，每一个和结果有关的条件都有满足或不满足的可能，在逻辑中可以用“1”或“0”表示。显然，逻辑关系中的“1”和“0”并不是体现数值的大小，而是体现的某种逻辑状态。

如果我们在逻辑关系中用“1”表示高电平，“0”表示低电平，就是正逻辑；如果用“1”表示低电平，“0”表示高电平则为负逻辑。本教材不加特殊说明均采用正逻辑。

由晶体管开关元件构成的逻辑电路，工作时的状态像门一样按照一定的条件和规律打开或关闭，被称之为门电路。门开——电路接通，信号可通过；门关——电路断开，信号被阻断。何谓与门电路？

逻辑门电路是数字电路中最基本的逻辑元件。

数字电子技术中的逻辑门实际上就是前面讲到的电子开关，这种电子开关能按照一定的条件去控制信号的通过或不通过。显然，电子开关的输入、输出间的因果关系属于逻辑关系，所以把这种电子开关电路又称为逻辑门。

基本逻辑关系有“与”、“或”、“非”三种，下面通过例子说明逻辑电路的概念及“与”、“或”、“非”的意义。（2）“与”门电路

当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系称为“与”逻辑，也叫做逻辑乘。①“与”逻辑关系

此逻辑式中的符号“·”表示逻辑“与”，在不发生混淆时，此符号可略写。与逻辑符号在逻辑运算中的级别最高。+－USR0AB“与”逻辑电路F

A、B两个开关是电路的输入变量，是逻辑关系中的条件，灯F是输出变量，是逻辑关系中的结果。当只有一个条件具备时灯不会亮，只有A和B都闭合，即全部条件都满足时灯才亮。这种关系可用逻辑函数式表示为：F=A·B“与”逻辑中输入与输出的一一对应关系，不但可用逻辑乘公式F=A·B·C表示，还可以用表格形式列出，称为真值表：ABCF00000010010001101000101011001111

观察“与”逻辑真值表，可以把输入与输出一一对应的关系总结为“有0出0，全1出1”，这就是“与”逻辑具有的功能。②“与”门电路及其功能VD1AVD2B＋VCCRF“与”门电路一个“与”门的输入端至少为两个，输出端只有一个。①输入中只要有一个为低电平0时，该低电平二极管就会迅速导通，输出F将被钳位至低电平0；其余为高电平的输入端，其端子上串接的二极管呈截止态。②输入全部为高电平3V时，输入端上串接的二极管同时导通，输出F被钳位在高电平“1”。“与”门电路逻辑图符号F

&AB注意：分析过程中与门电路输入端上串接的二极管，都是按理想二极管处理的，即导通后管压降为0V(实际硅管0.7V，锗管0.3V)。0V3V0V反偏截止！3V3V3V（3）“或”门电路

当决定某事件的全部条件都不具备时，结果不会发生，但只要一个条件具备，结果就会发生，这种因果关系叫做“或”逻辑，也称为逻辑加。①“或”逻辑关系F=A+B式中“+”表示“或”逻辑运算符，运算级别次于逻辑“与”

。

A、B两个开关是电路的输入变量，是逻辑关系中的条件，灯F是输出变量，是逻辑关系中的结果。显然，灯亮的条件是A和B只要一个开关闭合，灯就会亮，两个都不闭合灯不会亮。用逻辑函数式表示或逻辑关系为：+－USR0“或”逻辑电路FAB“或”逻辑中输入与输出一一对应的关系，不但可用逻辑加公式F=A+B+C表示，也可以用真值表表达为：ABCF00000011010101111001101111011111

观察“或”逻辑真值表，可以把输入与输出的一一对应关系总结为“有1出1，全0出0”。这正是或门电路的逻辑功能。②“或”门电路及其功能VD1AVD2B－VCCRF“或”门电路

一个“或”门的输入端也是至少为两个，其输出端只有一个。①输入中只要有一个为高电平3V时，串接其上的二极管则迅速导通，输出F将被钳位到高电平1；其余为低电平的输入端，其端子上串接的二极管呈截止态。②输入全部为低电平0时，输入端上串接的二极管同时导通，输出F被钳位在低电平“0”。“或”门电路逻辑图符号F

≥1AB注意：所有管子都是按照理想二极管处理的。注意电路中二极管的极性画法和与门电路的区别。3V0V3V反偏截止！0V0V0V（4）“非”门电路

当某事件相关条件不具备时，结果必然发生；但条件具备时，结果不会发生，这种因果关系叫做“非”逻辑，也称为逻辑非。①“非”逻辑关系

变量头上的横杠“－

”表示逻辑“非”，0非是1；1非是0。+－USR0“非”逻辑电路F开关A是电路的输入变量，是事件的条件，灯F是输出变量，是事件的结果。条件不具备时开关A断开，电源和灯构成通路，灯F点亮。A

条件具备时开关A闭合，电源被开关短路，电灯不会亮。这种关系用逻辑函数式表示为：F=A②“非”门电路及其功能VTRC－VBB+VCCRB1RB2AF“非”门电路输入变量A为高电平3V时，三极管饱和导通，ICRC≈+VCC，因此输出F为低电平0.3V；当输入变量A为低电平0V时，三极管截止，输出F≈+VCC，显然为高电平+VCC。3V0.3V饱和导通0V+VCC截止不通由图可看出，一个“非”门的输入端只有一个，输出端也只有一个。“非”门电路逻辑图符号F

1A非符号逻辑“非”的真值表AF0110可见非门功能为：见0出1，见1出07.1.3复合门电路

为提高二极管和晶体管的应用范围，常把与门、或门和非门按照一定形式组合起来，构成各种复合门电路。（1）“与非”门显然，与非门电路的逻辑功能为：有0出1；全1出0与非门真值表F

&AB

1F一个与门和一个非门构成与非门与门非门F

&AB与非门电路的逻辑图符号BAF001101011110与非门的逻辑函数式为（2）“或非”门显然，或非门电路的逻辑功能为：有1出0；全0出1或非门真值表F

≥1AB

1F一个或门和一个非门构成或非门或门非门F

≥1AB或非门电路的逻辑图符号BAF001100010110或非门的逻辑函数式为：（3）“与或非”门逻辑功能：与门中只要有1个输出为1，F即为0；两个与门输出均为0时，F全为1。F1

& AB两个与门、一个或门和一个非门构成与或非门与门非门与或非门电路的逻辑图符号F2

& CD与门或门

&

ABF

≥1

&

CDF3

≥1

1F或非门的逻辑函数式为：（4）“异或”门F

=1AB异或门图符号F

=1AB

异或门是一个只有两输入、一输出的逻辑门电路。

由异或门真值表可看出，其逻辑功能可描述为：相同出0，相异出1。同或门图符号

显然，同或门是异或门的非。其逻辑功能：相同出1，相异出0。异或门真值表BAF000101011110（5）“同或”门同或门真值表BAF001100010111异或门逻辑式同或门逻辑表达式A

☉

B1.组合逻辑电路的分析

任意时刻电路的输出信号仅取决于该时刻输入信号，与电路原来所处的状态无关，这类数字电路称为组合逻辑电路。

组合逻辑电路研究的问题有分析电路和设计电路两大类。分析电路和设计电路的基础是逻辑代数和门电路的知识。

所谓分析，就是根据已知逻辑电路，找出其输出信号和输入信号之间的逻辑关系，从而指出电路逻辑功能的过程。7.1.4组合逻辑电路的分析与设计组合逻辑电路的分析步骤已知逻辑图写出逻辑式运用逻辑代数化简或变换列出逻辑真值表指出逻辑功能分析下图所示组合电路的功能。例FAB&&&&

1

已知逻辑电路图

2相应逻辑表达式根据逻辑图写出相应逻辑式

3化简逻辑式BAF000101011110

4列出真值表

由真值表可看出：输入AB相同时，输出为0；输入AB相异时，输出为1。显然，这是一个异或门电路，具有异或功能。

5指出逻辑功能应用代数法化简逻辑函数式…应用了反演律…还是应用了反演律…应用了分配律…应用了吸收律，得到最简形式。化简

2

3

4

5

1

当输入A、B、C中有2个或2个以上为1时，输出F就为1，否则输出F为0。若输入是裁判，输出是裁定结果，显然该电路是一个多数表决器。例分析下图所示组合电路的功能。应用了反演律写出逻辑真值表由真值表数据分析例分析下图所示组合电路的功能。

1

2

3应用了反演律应用了吸收律

由最简式可直接看出：电路输出只与输入AB有关，且具有与非功能。步骤4可省略！

ABC0001011110111111AB

由最简逻辑函数式可知，电路的输出F只与输入A、B有关，而与输入变量C无关，且F和A、B的逻辑关系为：有0出1，全1出0，即具有对AB的与非功能！也可应用卡诺图对该函数式进行化简：用卡诺图化简之前应找出该逻辑函数具有的所有最小项：用卡诺图化简：1.分析下图所示逻辑电路的功能：AB1&

F≥11&2.分析下图所示逻辑电路的功能。ABF≥1≥1≥1≥1同或功能同或功能2.组合逻辑电路的设计

根据给定的逻辑功能，画出实现该功能的逻辑电路的过程称为组合逻辑电路的设计。用与非门设计一个交通报警控制电路。交通信号灯有黄、绿、红3种，3种灯分别单独工作或黄、绿灯同时工作时属正常情况，其他情况均属故障，出现故障时输出报警信号。要求用与非门组成电路。设计设黄、绿、红三灯分别用输入变量A、B、C表示，灯亮时为工作，其值为“1”，灯灭时为不工作，其值为“0”；输出报警信号用F表示，正常工作时F值为“0”，出现故障时F值为“1”。

根据上述假设，我们可根据题目要求，首先把电路的功能真值表表列写出来。

1

确定逻辑函数与变量关系例2列出相应真值表

3

列出逻辑函数式ABC00010111101111

4

得出最简式用卡诺图对上式进行化简：

AB

CF&

&

&

&

1

1

1

5

画出逻辑电路图

显然，组合逻辑电路的设计步骤为：①据题意确定输入、输出变量的逻辑形式；②列出相关真值表；③根据真值表写出相应逻辑函数式；④化简逻辑式；⑤根据最简逻辑式和对门电路的要求画出相应逻辑电路。应用非非定律对逻辑式变换，找出输出对输入的与非关系：对组合逻辑电路的设计问题，不作深入要求，学习者可根据需要自己进一步巩固提高。7.2.1基本RS触发器7.2.2门控触发器7.2.4边沿触发器任务7.2时序逻辑电路的设计7.2.3主从触发器7.2.6555定时器的应用7.2.5555定时器的基本电路结构及工作原理7.2.1基本RS触发器

时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。时序逻辑电路的显著特点是：电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。因此，时序电路必须含有具有记忆功能的存储器件。

门电路是组合逻辑电路的基本单元，时序逻辑电路的基本单元则是本章要重点介绍的触发器。触发器具有记忆功能，可用来保存二进制信息。

由于触发器是时序逻辑电路的基本单元，因此它在时序逻辑电路中必不可少，有些类型的时序逻辑电路除了触发器，还会含有一些组合逻辑门。本章介绍的计数器、寄存器与移位寄存器是时序逻辑电路的具体应用。

触发器是可以记忆1位二值信号的逻辑电路部件。根据逻辑功能的不同，触发器可以分为RS触发器、JK触发器、D触发器、T和T´触发器。

基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由两个与非门构成的RS触发器：1.基本RS触发器&QRSQ门1&门2正常情况下，两个输出端子应保持互非状态。一对互非的输入端子字母上面横杠表示低电平有效触发器的两个稳定状态：输出端Q=1时，触发器为1态；输出端Q=0时，触发器处0态。（1）基本RS触发器的工作原理&QRSQ门1&门20次态Qn+1=0,Qn+1=1

11110触发器现态Qn=1，R=0,S=1有0出1全1出00触发器现态Qn=0，R=0,S=1次态Qn+1=0,Qn+1=1

触发器状态由1变为0，置0功能！触发器状态不变，仍为置0功能！1归纳：基本的RS触发器的两个与非门通过反馈线交叉组合在一起。只要两个输入端状态不同且输入端R=0，无论输出现态如何，次态总是为0，因此通常把R称作清零端。（1）基本RS触发器的工作原理&QRSQ门1&门21次态Qn+1=1,Qn+1=0

00011触发器现态Qn=0，R=1,S=0有0出1全1出01触发器现态Qn=1，R=1,S=0次态Qn+1=1,Qn+1=0

触发器状态由0变为1，置1功能！触发器状态不变，仍为置1功能！2归纳：只要基本RS触发器的两个输入端状态不同且输入端S=0处低电平有效态，无论输出现态如何，次态总是为1，因此通常把S称作置1端。（1）基本RS触发器的工作原理&QRSQ门1&门21次态Qn+1=0,Qn+1=1

10100触发器现态Qn=0，R=1,S=1全1出0有0出11触发器现态Qn=1，R=1,S=1次态Qn+1=1,Qn+1=0

触发器状态不变，保持功能！触发器状态不变，保持功能！3归纳：当基本RS触发器的两输入端状态相同均为1时，都处无效状态。输出不会发生改变，继续保持原来的状态。因此在两个输入端同时为高电平时触发器起保持功能。111全1出000有0出1（1）基本RS触发器的工作原理&QRSQ门1&门20次态Qn+1=1,Qn+1=1

0011触发器现态Qn=0，R=0,S=0有0出1

触发器的两个互非输出端出现相同的逻辑混乱情况，显然这是触发器正常工作条件下不允许发生的，因此必须加以防范。4归纳：当基本RS触发器的两输入状态相同均为0时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为0的状态称为禁止态，电路正常工作时不允许此情况发生。有0出1（2）基本RS触发器逻辑功能的描述

触发器的逻辑功能通常可用特征方程、状态图、真值表和波形图进行描述。①特征方程S+R=1(约束条件)

由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。Qn+1=S+R•Qn②状态图01触发器的“0”态触发器的“1”态

状态图可直观反映出触发器状态转换条件与状态转换结果之间的关系，是时序逻辑电路分析中的重要工具之一。③功能真值表

功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。Qn+1000禁止态001禁止态0100“置0”0110“置0”1001“置1”1011“置1”1100

保持1111

保持④时序波形图

反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图。置0置1置1禁止保持置1置1QQ不定

在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。常用的集成RS触发器芯片有74LS279和CC4044等。下图为它们的管脚排列图：基本RS触发器的逻辑电路图符号

16

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12

11

10

974LS279

1

2

3

4

5

6

7

8VCC4S

4R

4Q3SA3SB

3R

3Q1R1SA1SB1Q

2R

2S

2QGND

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14

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10

9CC4044

1

2

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6

7

8VDD

4S

4R

1Q

2R

2S

3Q

2Q4Q

NC

1S

1R

EN

1R

1SVSSS

RQQ7.2.2门控触发器

具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也称同步RS触发器。钟控RS触发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。1.钟控RS触发器（1）钟控RS触发器的结构组成及工作原理&&门2门1门1和门2构成基本的RS触发器SDRD&门3&门4直接置“0”端直接置“1”端门3和门4构成RS引导触发器RS置“0”输入端高电平有效置“1”输入端高电平有效CPQQCP端子称为时钟脉冲控制端。CP=0时无论RS

何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定。钟控RS触发器的工作原理CP当时钟脉冲CP=0时的情况：

设触发器现态Qn=0，Qn=1。正常情况下，直接置0、置1端悬空为“1”。&&门2门1SDRD&门3&门4RSQQ001门3和门4因CP=0而有0出111110门1有0出1101门2全1出0触发器次态Qn+1=0，Qn+1=1触发器状态不变，保持功能！钟控RS触发器的工作原理当时钟脉冲CP=0时的情况：CP&&门2门1SDRD&门3&门4RSQQ0若触发器现态Qn=1，Qn=0时：1010门3和门4仍因CP=0而有0出11111门1全1出0010门2有0出1触发器次态Qn+1=1，Qn+1=0触发器状态不变，保持功能！归纳：当钟控RS触发器的时钟脉冲控制端状态为低电平“0”时，无论两输入状态或输出现态如何，触发器均保持原来的状态不变！换句话说：在CP=0期间钟控RS触发器不能被触发，因此状态无法改变，为保持功能。1钟控RS触发器的工作原理时钟脉冲CP=1时的情况：CP&&门2门1SDRD&门3&门4RSQQ11010此时门4有0出11111门2有0出101触发器次态Qn+1=1，Qn+1=0000门3也是有0出1当输入R=0，S=0时设触发器现态Qn=1，Qn=0门1全1出011归纳：只要R=0、S=0，无论钟控RS触发器原态如何，均保持原来状态不变，即触发器起保持功能。钟控RS触发器的工作原理时钟脉冲CP=1时的情况：2CP&&门2门1SDRD&门3&门4RSQQ11010此时门4有0出11101门2全1出010触发器次态Qn+1=0，Qn+1=1110门3全1出0

当输入R=1，S=0时设触发器现态Qn=1，Qn=0门1有0出1归纳：只要CP=1期间，R=1、S=0，钟控RS触发器均为置零功能。因此R称作清零端，高电平有效。钟控RS触发器的工作原理时钟脉冲CP=1时的情况：CP&&门2门1SDRD&门3&门4RSQQ11010此时门3有0出11110门1全1出001触发器次态Qn+1=1，Qn+1=0触发器状态不变，置1功能！101门4全1出0当输入R=0，S=1时设触发器现态Qn=1，Qn=0门2有0出13归纳：只要CP=1期间，无论钟控RS触发器原态如何，只要R=0、S=1,触发器均实现置1功能。因此S称为置1端，高电平有效。钟控RS触发器的工作原理时钟脉冲CP=1时的情况：4CP&&门2门1SDRD&门3&门4RSQQ11010此时门4全1出01100门2有0出111触发器次态Qn+1=1，Qn+1=1

本该互非的两个输出端出现了状态相同的情况，显然发生了逻辑混乱，这在正常工作中为禁止态！11门3也是全1出0当输入R=1，S=1时设触发器现态Qn=1，Qn=0门1也有0出1归纳：钟控RS触发器输入状态均为1时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。触发器工作时两输入同时为1的状态禁止发生。（2）钟控RS触发器逻辑功能的描述①特征方程S·R=0(约束条件)

钟控RS触发器的两个输入端不允许同时为高电平，所以也要加上一个约束条件。Qn+1=S+R•Qn②状态图01触发器的“0”态触发器的“1”态③功能真值表

RSQnQn+10000

保持0011

保持0101“置1”0111“置1”1000“置0”1010“置0”110禁止态111禁止态CPRSQ在时钟脉冲CP=1期间，设Qn=0CP=1期间引导门打开置1置0状态不变置1和保持随输入发生了多次翻转，此现象称为空翻。空翻易造成触发器可靠性降低，甚至无法判定触发器的工作状态。④时序波形图置0状态不变置0保持置1状态不变输出CP=0期间引导门关闭

由于钟控的RS触发器只在时钟脉冲CP=1期间被触发，因之属于电位触发方式。钟控RS触发器的电路图符号如下图所示：采用电位触发方式的钟控RS触发器存在“空翻”问题。为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉冲边沿到来时发生翻转，从而有效地抑制了空翻现象。SC1RQQ小圆圈表示低电平有效S、R两输入端无小圆圈说明高电平有效7.2.3主从触发器1.JK触发器边沿触发的主从型JK触发器是目前功能最完善、使用较灵活和通用性较强的一种触发器。（1）电路组成KJCPQ1Q1&&门6门5&门7&门8RDSDRDSD&&门2门1&门3&门4QQ1

图示为主从型JK触发器逻辑电路结构图。其中门1~门4构成从触发器，输入通过一个非门和CP控制端相连。

门5~门8构成主触发器，从触发器直接与CP控制端相连。从触发器主触发器

从触发器Q端与门7的一个输入相连，Q端和门8的一个输入端相连，构成两条反馈线。（2）JK触发器的工作原理KJCPQ1Q1&&门6门5&门7&门8RDSDRDSD&&门2门1&门3&门4QQ1CP=1期间：11111110100010

从触发器因CP=0被封锁，输出状态保持不变。

主触发器由于CP=1被触发，其输出次态Q1n+1随着JK输入端的变化而改变。

设输出现态Q=1、J=1，K=0门8有0出10门6有0出111门5全1出00

主触发器把CP=1时的状态记忆下来，在CP下降沿到来时作为输入状态送入从触发器中。1（2）JK触发器的工作原理KJCPQ1Q1&&门6门5&门7&门8RDSDRDSD&&门2门1&门3&门4QQ1CP下降沿到来时：1111111010010

主触发器因CP=0被封锁，输出状态保持不变。

从触发器由于CP=1被触发，其输出次态Qn+1随着输入端的变化而改变。门2有0出1门1全1出01门3有0出10

显然JK触发器在CP下跳沿到来时输出状态发生改变，且此状态一直保持到下一个时钟脉冲下跳沿的到来。21001为什么在CP=0期间输出状态不变？（2）JK触发器的功能

边沿触发的主从型JK触发器能有效地抑制“空翻”现象。在时钟脉冲CP下降沿到来时，其输出、输入端子之间的对应关系为：①J＝0，K＝0时，触发器无论现态如何，次态Qn+1＝Qn，保持功能；②当J＝1，K＝0时，无论触发器现态如何，次态Qn+1＝1，置1功能；③当J＝0，K＝1时，无论触发器现态如何，次态Qn+1＝0；置0功能；④当J＝1，K＝1时，无论触发器现态如何，次态Qn+1＝Qn，翻转功能。结论：JK不同时，输出次态总是随着J的变化而变化；JK均为0时，输出保持不变；JK均为1时，输出发生翻转。

16

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10

9

74LS112

1

2

3

4

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6

7

8

VCC

D1RD2R2CP

2K

2JD2S

2Q

1CP

1K

1JD1S

1Q

1Q

Q2

GND

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实际应用中大多采用集成JK触发器。常用的集成芯片型号有下降沿触发的双JK触发器74LS112、上升沿触发的双JK触发器CC4027和共用置1、清0端的74LS276四JK触发器等。74LS112双JK触发器每片芯片包含两个具有复位、置位端的下降沿触发的JK触发器，通常用于缓冲触发器、计数器和移位寄存器电路中。

下图所示为其管脚排列图：（3）常用集成JK触发器

芯片型号中含有74表示TTL集成芯片；含有CC或CD表示CMOS集成芯片。JK触发器逻辑功能的描述①特征方程11，10②状态图01触发器的“0”态触发器的“1”态01，1100010010SRC11K1JRDSDCPKJQQJK触发器逻辑图符号此符号表示边沿触发加圈表示下降沿触发③JK触发器功能真值表CPJKQnQn+1功能↓0000保持↓0011保持↓0100置“0”↓0110置“0”↓001置“1”↓1011置“1”↓101翻转↓1110翻转置1置0翻转保持④JK触发器时序波形图

归纳JK触发器的特点：①边沿触发，即CP边沿到来时触发。②具有置0、置1、保持、翻转四种功能，能够有效地抑制空翻现象。③使用方便灵活，抗干扰能力极强，工作速度很高。4.D触发器

维持阻塞型D触发器的逻辑电路图如下所示：DCP&门6&门5RDSD&&门2门1&门3&门4QQ

图中门1~门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平。反馈线反馈线

维持阻塞D触发器利用电路内部反馈来实现边沿触发。011

当CP=0时，门3和门4的输出为1，使钟控RS触发器的状态维持不变。此时，门6的输出等于D，门5的输出等于D。DDDCP&门6&门5RDSD&&门2门1&门3&门4QQ0维持—阻塞D触发器的工作原理

当CP上升沿到来时刻，门5、门6的输出进入门3和门4…

显然，维持阻塞D触发器的输出随着输入D的变化而变化，且在时钟脉冲上升沿到来时触发。111DD1DD当D=1时,全1出0；当D=0时，有0出1。D当D=1时,全1出0；当D=0时，有0出1。

由维持阻塞D触发器的逻辑电路可知，触发器的状态在CP上升沿到来时可以维持原来输入信号D的作用结果，而输入信号的变化在此时被有效地阻塞掉了。D触发器逻辑功能的描述①特征方程D=1②状态图01触发器的“0”态触发器的“1”态D=0D=0D=1SRC1DRDSDCPDQQD触发器逻辑图符号不加圈表示上升沿触发

维持阻塞型D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：CPDQn+1功能↑00置0↑11置1D触发器的功能真值表

归纳D触发器的特点：①CP上升沿到来时触发，可有效地抑制空翻。②具有置0、置1两种功能，且输出跟随输入的变化。③使用方便灵活，抗干扰能力极强，工作速度很高。5.T触发器和T′触发器

把JK触发器的两输入端子J和K连在一起作为一个输入端子T时，即可构成一个T触发器。当T=1时，即J=K=1，触发器具有翻转功能；当T=0，即J=K=0，触发器具有保持功能。显然T触发器只具有保持和翻转两种功能。（1）T触发器

让T触发器恒输入“1”时，只具有了一种功能——翻转，此时T触发器就变成了T'触发器。（2）T'触发器归纳：触发器是时序逻辑电路的基本单元。常用的有RS、JK和D触发器等。同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，也可以构成具有不同功能的各种类型触发器。7.2.5555定时器的基本电路结构及工作原理1.555定时器电路组成及其功能电路组成3个5kΩ电阻串起来构成分压器，555定时器名称也由此而得。71

THCOTR+VDDOUT5kΩ

5kΩ

5kΩ1

25

68

43R

∞

+

－+

C1

∞

+

－+

C2

DQQRSVSS1

U+U-U+U-TQ两个集成运放构成的电压比较器C1的反相端和C2的同相端均与基准电压相接。低电平触发端高电平触发端电压控制端清零端，正常工作时为“1”4~16V负电源“地”端N沟道放电开关管放电端RS触发器推拉式输出级电路输出端555定时器是一种功能强大的模拟数字集成混合电路，集成芯片共有8脚：1脚是