集成电路EDA 课件7 第7章 模拟集成电路版图

集成电路EDA模拟集成电路版图设计学习目标了解什么是版图设计掌握模拟集成电路版图设计的流程了解模拟与数字集成电路版图设计的差别掌握模拟集成电路版图设计EDA工具掌握版图设计关键技术

Virtuoso软件的简介及使用7.1初识版图设计集成电路的版图版图是集成电路从设计走向制作的桥梁，包含了集成电路尺寸，各层拓扑定义等器件相关的物理信息数据。集成电路制作厂商根据版图来制造掩膜版，之后再通过掩膜版来实现与电路图对应的芯片。版图数据格式为gds。集成电路的版图集成电路版图设计是指将电路设计电路图或电路描述语言映射到物理描述层面。版图是包含集成电路的器件类型，器件尺寸、器件之间的相对位置、各层拓扑定义以及各个器件之间的连接关系等相关所有物理信息的一系列几何图形，这些图形由位于不同绘图层上的图形构成。版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。集成电路版图设计不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。版图工程师的职责包括：芯片物理结构分析，逻辑分析，建立后端设计流程，版图布局布线，版图物理验证，联络代工厂提交生产数据。7.1.1版图的分类

从自动化程度划分，版图设计方法可以分为以下三类：全自动版图设计利用计算机辅助设计工具以及电路的门级网表自动生成版图的设计方法。2.半自动版图设计3.人工版图设计主要应用在模拟电路版图，版图单元库设计，全定制数字集成电路设计中。与数字集成电路采用标准单元的设计方法不同，模拟集成电路往往采用全定制设计。7.1.2版图设计规则

用特定工艺制造电路时所使用的物理掩模版图需要遵循一套几何图形排列的规则，这就是版图设计规则。版图设计规则主要是为了使得IC的版图能够提供合理的合格率。设计规则就是不管制造工艺的每一步出现什么样的偏差都能保证正确制造晶体管和各种连接的一套规则。它主要由制造工艺和设计经验决定。7.1.2版图设计规则

DesignRule文件包含层次定义，版图设计规则，器件组成定义，器件剖面图及部分电学特性。设计规则分为Lambda版图设计规则和规整格式设计规则。Lambda版图设计规则是在一般版图设计工具中各网格最小单位以Lambda计，Lambda的大小一般是工艺最小尺度的一半，也就是说大部分的尺寸都按照Lambda的整数倍来计。规整格式设计规则主要以微米为单位，也叫做自由格式，各尺寸之间没有必然的比例关系，可以提高每一尺寸的合理度，但也增加了设计难度。7.1.2版图设计规则

特征尺寸是半导体器件中的最小尺寸，典型代表为“栅”的宽度，即MOS器件的沟道长度。版图层次主要分为Mask层次和标识层，Mask掩膜版就是版图的层次（如metal，poly等），Mask还可以由多个版图层次运算得到，标识层是用于辅助通过LVS验证或其他Mask层次运算的。栅和有源区的重叠部分定义器件的尺寸，重叠之外的区域对尺寸没有影响。器件两个关键尺寸就是栅极的长度L和宽度W。7.1.2版图设计规则

版图验证：1.设计规则检查（DRC）：根据上述设计规则进行检查。2.电学规则检查（ERC）：天线规则检查，非法器件检查，节点开路，节点短路，孤立接触孔。3.版图寄生参数提取（LPE）：从版图中提取到器件的参数，器件之间连接关系还有寄生电阻与电容，产生一个网表文件，从而可以恢复出电路图，和原电路图比较，查找错误。4.电路图与版图一致性检查（LVS）：通过EDA工具分别从电路图和版图中提取出网表文件，然后对两者进行比较。7.1.3模拟集成电路版图设计流程简化步骤如下：1.建立原理图（电路图）。2.建立Symbol视图。3.原理图仿真。4.版图设计。5.设计规则检查DRC。6.版图与原理图一致性检查LVS。7.寄生参数提取。8.层次化管理与后仿真。7.1.4PDK简介PMOS管、NMOS管以及接触孔等一系列元器件如果都是手工绘制，效率很低。为了提高效率，让设计者有一个流畅的设计环境，降低开发周期，许多工艺制造厂商都提供了相应尺寸工艺下的PDK（ProcessDesignKit）。PDK它可以看作是一个工作平台，在这个工作平台上可以加载一些模拟软件和验证软件，形成一个完整的设计平台，这样的一个设计模式有助于缩短设计者的开发周期。PDK是工艺设计工具/工艺库，由代工厂提供。LayoutMaskwafer集成电路制造流程中的版图设计

反相器版图以及横截面图

Virtuoso软件的简介Virtuoso是Cadence软件包中的一款用于数模仿真，射频、模拟和数字单元设计的定制平台。主要功能：1.绘制版图。2.编写Verilog/VHDL代码。

Virtuoso图层选择窗口LSW(LayerSelectionWindow)

‌LSW窗口‌是CadenceVirtuoso软件中的一个重要组成部分，它提供了多种显示模式。

‌SingleAssistantContainer‌（单个助理容器模式）是软件的默认模式，它将Layers、Objects和Grids三个面板综合到一个Palette面板中显示。

‌MultipleAssistantsContainer‌（多个助理容器模式）。

‌SingleWindowContainer‌（单个窗口容器模式）。

Virtuoso创建新版图（1）建立新版图：在准备绘制的原理图界面启动layoutXL/GXL。在打开的版图界面中，按如图方式导入原理图中的器件。

Virtuoso创建新版图（2)在版图生成图窗中做如下设置：取消勾选PRBoundary，打开上方的I/OPins标签页。

Virtuoso创建新版图(3)点击OK后出现了版图的简单模型，按shift+f显示具体内容。接下来进行连线。按P再点击某个金属1层的边缘，移动鼠标到另一个金属1层边缘点击即可完成连线。画图过程中可能会遇到连线与器件金属层未对齐的情况。此时按下m并点击未对齐的器件，就可以移动器件手动对齐。连完线之后还要调整引脚的位置，按下图方式可以先进行自动调整。自动调整往往不太可靠，直接使用可能会报错，需要手动微调。

Virtuoso创建新版图(4)完成后的版图如图所示

Virtuoso创建新版图(5)版图编辑窗口VLE(VirtuosoLayoutEditing)

直接根据原理图生成版图版图完成后进行规则检查。分DRC和LVS两步。版图验证窗口点击RunDRC。按图中提示打开版图中的规则检查问题，在下方的控制台窗口看到问题的具体内容，双击红色数字可定位到出问题的位置。版图验证RDC窗口回到版图，点击Calibre-RunnmLVS，点击RunLVS，笑脸表明规则检查已经通过。版图验证LVS窗口7.2低温漂系数高电源抑制比的带隙基准电路设计

Virtuoso软件的简介Virtuoso套件涵盖了多种强大的功能，包括但不限于：模拟设计环境：提供仿真控制、分析和管理功能，支持广泛的仿真工具。布局编辑器：允许用户以图形方式编辑IC设计的物理布局。电路仿真：Virtuoso平台与Cadence旗下的Spectre仿真器紧密集成，能进行高性能、高精度的模拟、混合信号和射频电路仿真。自动布线和放置工具：自动化地实现电路布局的放置和布线，提高设计效率和优化设计性能。物理验证：提供设计规则检查、布局与原理图比对和寄生效应提取，确保设计符合制造标准。7.2.1设计要求

首先，完全兼容标准的互补金属氧化物半导体工艺，并且受到工艺的影响很小；其次，该基准源在较低的电源电压下仍然可以保持优良的性能指标，即受到温度、电源、工艺的影响很小，完全满足其他电路的使用要求；最后，该电路需要广泛应用于各类芯片中，如电源管理芯片、模数转换器、数模转换器、温度传感器、低压差线性稳压器等。使用Cadencevirtuoso、Spectre软件，基于Smic130工艺，对带隙电压基准电路结构与版图进行设计，最后进行后仿真。7.2.2BGR中误差放大器结构

误差放大器电路图如图7.1所示。图7.1误差放大器7.2.3前仿真

此误差放大器采用双端差分输入，单端输出的二级放大结构，共模输入范围是（0.8-3.3）V，满足带隙基准电压源的共模输入电压2V。低频增益AV=82dB，相位裕度PM=46°，满足设计需要，可使系统稳定工作。前仿真总结：1.放大器在低频时，电源抑制比约为-95.3dB。

2.BGR当温度变化范围为-40℃到125℃时，温度系数约为8ppm/℃。3.BGR在低频时具有较高的电源抑制比-91dB，在高频时为-32dB，具有良好的电源抑制能力。

4.此外，BGR也具有较好的线性调整率，当电源电压由2.5V到3.6V变化时，输出基准电压的变化只有638uV。

7.2.4版图与后仿真

整体版图如7.2所示，版图最终面积为133um*91um。图7.2版图设计窗口7.2.4版图与后仿真

版图仿真验证软件窗口界面如图7.3所示。图7.3版图通过验证窗口7.2.4版图与后仿真

版图后仿真总结：1.BGR当温度变化范围为-40℃到125℃时，温度系数约为8.3ppm/℃。2.此外，BGR后仿也具有较好的线性调整率，当电源电压由2.5V到3.6V变化时，输出基准电压的变化仍只有644uV。3.BGR后仿也具有较高的电源抑制比-60dB。4.因版图走线等产生寄生电容与电阻等等原因，仿真结果较前仿真结果有所下降，但整体仍保持良好的低温漂系数与高电源抑制比。7.2.4版图与后仿真

整体总结：整体版图最终面积为133um*91um，电路仅需要600f的电容作为偏置电路的启动电路，可以在片内集成。其输入电压范围是2.5V到3.6V，输出电压为1.2V，电压差是644uv，当电源电压瞬间跳变时，输出电压的压差最大不超过640uv，响应时间少于430ns。前后仿真都具有较低温漂系数，分别为8ppm/℃与8.3ppm/℃。电源抑制比前仿真10kHz时好于-60dB，在1MHz时好于-32dB，后仿真仍然具有较高电源抑制比，整体设计满足低温漂系数高电源抑制比的设计要求。7.3模拟集成电路版图设计艺术模拟集成电路版图设计艺术

版图是电路图的反映，有两大组成部分：器件（MOS管、电阻、电容等）与互连（金属、通孔）。版图设计之前首先考虑的一些问题：这个电路时做什么用的？（电路功能是什么？频率多少？低寄生参数节点……）电流多大？（大电流在哪里？小电流在哪里？电流流入其他模块……）有哪些匹配要求？（节点、晶体管……）还有其他需要考虑的内容吗？（金属选择？……）版图存在寄生效应。两种材料或结构间会有寄生电容（面积、间距），电流流过之处会有寄生电阻（线长、线宽），高频电路导线具有寄生电感（线长），器件自身也有寄生效应（叉指）。寄生效应会影响电路的速度，改变频响特性。7.3.1匹配问题

匹配问题是模拟集成电路版图要考虑的重点之一。模拟集成电路的性能很大程度依赖匹配。许多混合信号电路实现失败，因为本应相同的元件并不执行相同的预测。常见的匹配问题有：差分对与电流镜，误差，工艺导致不匹配（不统一的扩散，不统一的注入，抛光后的不完美平面），片上变化导致不匹配（温度梯度，电压变化）等。7.3.1匹配问题

1.非理想的因素之一是STI（ShallowTrenchIsolation）应力，LOD（LengthofDiffusion）问题。当拥有相同的GateLength和GateWidth的两个MOS，因为扩散区长度不同造成其电流不同所产生的效应为LOD效应。STI压力效应就是浅槽隔离压力效应。STI隔离沟槽填充的一般是SiO2，SiO2和Si的热胀冷缩系数肯定不同，加工过程会产生应力，改变晶格常数，从而改变器件特性。由于FOX（FieldOxide）到PolyGate的距离不同，应力对MOS的影响也不同。所以对于相同长宽两个MOS管，由于对应的扩散区长度的不同而造成器件性能的不同。7.3.1匹配问题

2.非理想因素之二是阱偏效应（WPE，WellProximityEffect）。在离子注入制造工艺时，原子从掩模板的边沿开始扩散，在阱边附近的地方硅片表面变得密集，结果就是，阱表面浓度会随着距离掩模板的边沿的远近而有所不同，因此整个阱的掺杂浓度不均匀，这种不均匀造成MOS管阈值电压的不同，还有其他的电性能也有所不同，它会随着距离阱边距离的不同而不同，这种现象就是我们常说的阱偏效应。（图7.4）。WPE阱偏效应

p-substrateDopantgradient图7.4WPE阱偏效应7.3.1匹配问题

3.非理想的因素之三是多晶硅临近效应（PPE，Polyproximityeddects）。刻蚀多晶硅时候会受到多晶硅密度影响。多晶硅周围环境布置的不同，会影响刻蚀速度，导致刻蚀速度不同，具体会影响诱导应变、蚀刻均匀性、改变光刻。从而导致多晶硅的宽长比不同，MOS器件的沟道长度不同（图7.5）。sgatelinedLargeArea5equallywidedesignedlinesWiderlinenarrowerline图7.5多晶硅临近效应7.3.1匹配问题

4.非理想的因素之四是金属覆盖晶体管。退火工艺过程中释放的氢会被金属阻挡。金属覆盖晶体管引入应力、缺陷问题，设计规则会推荐沟道上不允许金属覆盖（图7.6）。H2H2H2H2H2H2H2H2H2H2H2H2H2H2H2H2H2图7.6金属覆盖晶体管7.3.1匹配问题

5.非理想的因素之五是非对称。版图设计的源和漏对称，但是实际器件不一定对称。“栅阴影”效应是由于要避免沟道效应，在源、漏的离子注入时通常把注入方向倾斜7度左右，离子注入方向应该与（110）晶面有7度的夹角，为了注入一个浅层。这样栅极就会阻挡一部分离子，形成阴影区。结果，在源区或漏区有一窄条区，它接受的注入较少，从而在注入区退火之后，使源区和漏区的边缘的扩散产生了细微的不对称，导致源和漏不对称（图7.7）。Shadowedregion7º图7.7非对称因素7.3.1匹配问题

6.非理想的因素之六是梯度。热或工艺线性梯度的影响可能存在于集成电路中，它可以改变器件的电气特性（图7.8）。BA图7.8梯度7.3.1匹配问题

7.非理想的因素之七是侧边刻蚀。这将导致图案的固定收缩（图7.9）。SubstratePolyPhotoresistSideetching(Undercutetching)LayoutProducedpatternXX/Y=2YYX´/Y´=2X´Y´Y´图7.9侧边刻蚀7.3.1匹配问题

8.非理想的因素之八是随机失配。表面上相同的器件会有有限的失配，由于在制造过程中每一步都有不确定性（图7.10）。XΔX图7.10随机失配7.3.2解决失配问题的方法

IC版图除了要体现电路的逻辑或功能确保LVS验证正确外，还要增加一些与LVS（电路匹配）无关的图形，以减小中间过程中的偏差，我们通常称这些图形为DummyLayer。添加Dummy管，可以提供更好的环境一致性。Dummy管的L可为最小值，但W必须和MOS管一样。

对于工艺厂商提供的库文件，当在版图中添加MOSDummy管时，LVS和DRC时常出错，一般来说可以用下面的方法解决：将Dummy管的源、漏、栅三端短接。类似于MOSDummy的方法，有时会在电阻周围也加上Dummy，可以在PDK电阻CELLVIEW中方便的设置电阻Dummy。7.3.2解决失配问题的方法

1.应对LOD、WPE、PPE引起的问题可以加Dummy。晶体管Dummy短路GDS短接，注意寄生参数，因为Dummy的源与有用器件的源端连在一起了。如果源端对寄生敏感，就要把Dummy分离出去（图7.11）。SN-wellG1G2D1D2DummygateDummygateDummygateDummygateWPEG1SN-wellD1SG1D2G2SG2STISTILODPPE图7.11添加Dummy晶体管7.3.2解决失配问题的方法

2.解决不对称问题用的方法是镜像。注意晶体管摆放方向一致，好让晶体管匹配。之后可以将晶体管版图拆成Finger形式实现。就会一定程度解决倾斜注入引起的不对称问题（图7.12）。SGDGSDSGDGSGSGDSGDGSSGSGSDGSDDSGSGDDSGSGSD图7.12镜像7.3.2解决失配问题的方法

3.一维梯度问题通过共轴心来解决（图7.13）。ABBA×公共对称轴ABA×公共对称轴ABBA×器件A对称轴器件B对称轴×图7.13共轴心7.3.2解决失配问题的方法

把晶体管拆开成若干个相等的部分，之后进行Finger排列，对称摆放，轴心重合（图7.14）。线性梯度效应可以通过“一维交叉耦合”的办法得到抑制，采用不同结构误差不同，但是注意适当加上Dummy晶体管。AABBAABBABBAABBA图7.14共轴心晶体管7.3.2解决失配问题的方法

4.采用共质心对称结构能够解决二维工艺梯度渐变对电路性能的影响（图7.15）BABA图7.15共质心7.3.2解决失配问题的方法

匹配电容应远离功率器件（图7.16）。虽然温度对匹配电容的直接影响远小于对电阻的影响，但是也应远离。远离的距离根据功率器件的功耗等因素决定。C1C2C1C2C1C2错误×注意!正确√图7.16匹配电容应远离功率器件7.3.2解决失配问题的方法

Dummy器件不能悬空，要连接，但是要做短路处理，上下极板短路接地。并且要加在原理图里，在LVS有选项可以忽略短路器件，但是建议在原理图将添加的Dummy加上去（图7.17）。C1C2C1C2C2C1C2C1C1C2C1C2C2C1C2C1C1C27.17匹配电容规则7.3.2解决失配问题的方法

电阻匹配规则实现低度匹配不难，采用叉指结构可以可靠地实现中度匹配。由于接触电阻的变化以及热和应力梯度的存在，精确匹配的电阻很难实现（图7.18）。R1R2R1R2R1R2R1R2R1R2R1R2R1R2R1R2R1R2DummyDummy图7.18电阻匹配规则7.3.2解决失配问题的方法

MOS晶体管的共质心布局（图7.19）1/2M11/2M21/2M11/2M2图7.19共质心晶体管7.3.2解决失配问题的方法

二维共质心阵列（图7.20）。AABBAABBAABB图7.20共质心阵列7.3.2解决失配问题的方法

大尺寸交叉耦合对更难实现。除非交叉耦合晶体管较大，否则将采用更简单且更容易连接的版图形式（图7.21）。BAABBAABABBAABBAIN+IN-SOUT-OUT+图7.21共质心阵列晶体管构成的电路单元例子7.3.2解决失配问题的方法

5.解决侧边刻蚀问题的方法是使用单元器件（图7.22）图7.22采用单元器件WL2WL4WLWL非单元器件有效宽长比不能同比例缩放（×）WLWLWLWLWLWL单元器件有效宽长比可以同比例缩放（√）7.3.2解决失配问题的方法

互连线匹配规则互连线也要匹配，尤其是电阻。金属线的电阻，多晶硅电阻，接触电阻，通孔电阻，最小化互连线阻抗，在差分路径中实现相同阻抗（图7.23）×√图7.23互连线匹配7.3.2解决失配问题的方法

整体模拟电路匹配以折叠共源共栅放大器为例说明两种匹配方式（图7.24）SymmetryatTop-LevelP-MIRRORSP-CASCN-CASCINPUTN-MIRRORSSymmetryatTransistors0.75um0.5um0.35um0.25um0.18um0.13um90nm45nmP-MIRRORP-MIRRORP-CASCP-CASCN-CASCN-CASCINPUTINPUTN-MIRRORN-MIRRORNN图7.24整体模拟电路的匹配7.3.3噪声

噪声的来源：1.串扰（CrossTalk）:如图7.25所示，M1为第一层金属，M2为第二层金属，由于寄生电容的存在，当M2上的周期性脉冲信号翻转的时候，就会影响到M1上的信号，带来周期性的干扰。VsignRC1C2C3M1M2图7.25串扰7.3.3噪声

噪声的来源：2.近场电磁（Near-FieldEM）:如图7.26所示，中间导线假如是高频时钟信号，会产生电场，产生磁场，在右侧产生信号，而这个信号是右侧导线所不期望的噪声。互连线磁场图7.26近电磁场噪声7.3.3噪声

3.衬底噪声（SubstrateNoise）在一个混合信号系统中，数字电路会不停对衬底注入噪声，特别在时钟跳变时，衬底电压会跳变，干扰信号的大小与引入噪声的器件尺寸成正比，噪声会传递到模拟电路部分。衬底也会向电阻和电容注入噪声（图7.27）M1数字电路模拟电路图7.27衬底噪声7.3.3噪声

解决噪声的方法（不限于版图设计过程中能用的方法）：1.在整个电路中都采用差动电路形式，以降低模拟电路部分对共模噪声的敏感度，共模噪声之间作差就可以得到干净信号。由于差分信号收到同样的噪声干扰，将信号做差就可得到干净的信号。2.数字信号与时钟应该以互补形式分布，从而可以减少净耦合噪声。3.采用更精确的工作模式，比如信号采样或电容间电荷转移，应该在时钟跳变以后进行，此时衬底电位已经稳定了。4.使与衬底相连的线电感最小。5.屏蔽。6.保护环。7.对于高频噪声信号来说，通过电容器（或寄生电容）可以做去耦电容，这些电容比较大，设计时巧妙使用。7.3.3噪声

屏蔽（图7.28）M1M2衬底地信号阱M1信号同轴屏蔽信号屏蔽方向垂直信号屏蔽方向垂直地数字信号模拟信号信号屏蔽方向水平同轴屏蔽M1地信号信号M2M3地地环形同轴屏蔽图7.28同轴屏蔽7.3.3噪声

保护环：反偏的PN节阻抗很高，可以用N阱屏蔽衬底噪声。噪声也是电信号，电信号会走向低阻区，保护环接地（图7.29）。P衬底P衬底P保护环N保护环深阱工艺深阱工艺封闭保护图7.29保护环7.3.3噪声

选择寄生电容小的输出端：如图7.30所示，版图布线过程中引起的G与B端有寄生电容存在，而G与A端之间没有这种寄生电容，通常栅电极G为信号输入端，那么输出就要注意，选择与栅极交叠少的一端作为输出端。（例如图7.30中的A端）ABG寄生电容图7.30布线引起的寄生电容7.3.4布局规划

Layout布局要考虑的问题：1.考虑Pad位置影响来决定模块的摆放及输入输出方向。2.考虑模块间的连接关系确定整个布局：尽量短的连线，尽量少的交叉，尽量不要在模块上通过连线。3.考虑信号的要求来决定模块布局：如信号的绝对对称性。4.面积估算：模块间留下足够的距离布线，要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的信号走线等，预留足够空间。5.连线问题：运用常用技巧，不要受最小尺寸限制，适当放大间距与宽度，不要用最小线宽布线而更应关注寄生电阻是否较低，多打通孔既保证连接又减小寄生电阻等。7.3.5ESD

ESD（ElectroStaticDischarge）即静电放电效应。静电放电的形式与带电体的几何形状、‌电压和带电体的材质有关。静电放电效应可以分为多种型式，‌包括I/OPins测试、Pin-to-pin测试、‌Vdd-Vss测试和Analog-pin放电测试等。‌随着器件尺寸的缩小和制程的进步，‌静电击穿问题成为芯片设计中的一个重要挑战，‌几乎所有的芯片设计都需要克服静电击穿问题。‌静电放电效应是芯片制造和使用过程中最易造成芯片损坏的因素之一。它的产生途径主要有三个：人体接触——带静电的人手触摸芯片，机器接触——制造过程中，与机器接触，自产生电荷——已封装芯片在组合或运输过程中产生电荷。7.3.6封装问题

IC的种类千差万别（模拟电路、数字电路、射频电路等），因而对于封装的需求和要求也各不相同。封装问题应当是在还没有开始你的芯片版图设计之前就要考虑的问题。芯片封装的选择决定了平面布局方案，涉及有关芯片尺寸、电路块布置和其他一些问题。芯片面积与芯片布局：CORE限制与IO限制。集成电路版图设计是将组成电路的元件、‌器件以及相互间的连线放置在单个芯片上，‌整个电路就在这个芯片上，‌然后将这个芯片放到管壳中进行封装，‌电路与外部的连接靠引脚完成。‌这个过程体现了集成电路版图设计与封装之间的紧密关系，‌其中版图设计决定了芯片上的电路布局和连接方式，‌而封装则是将设计好的芯片保护并准备用于实际电子设备中。‌7.3.7天线效应

1.

天线效应概念天线效应是在芯片制造过程中，MOS管的栅氧化层上连接了一大片的导体，当进行离子刻蚀时，那个大片导体像一根天线一样，不断地收集电荷，当这些电荷超过一定数量时，会形成足够的电势，可能超过栅氧化层所能承受的击穿电压，导致晶体管被击穿，使MOS管失效，这就是天线效应（PAE，processantennaeffect）。7.3.7天线效应

2.产生天线效应的条件1）发生在芯片制造过程：在运输，存储，和应用时不会发生。2）发生在离子刻蚀时：只有在离子刻蚀时才存在带电的粒子，悬空的导体会吸收这些带电的粒子产生电压。3）发生在栅氧层上：栅氧层是一层薄膜SiO2，当栅极的悬空导体吸收了大量的带电粒子后，栅极电位被抬高，最后可能会击穿栅氧。源极和漏极不会发生天线效应，因为源漏极不存在SiO2隔离层，直接Contact打到金属层，加上其本身存在寄生二极管，可以将源漏上悬空的导体收集的电荷泄放掉，从而不会对源漏造成损伤。4）栅电极连接大面积导体。7.3.7天线效应

CMOS工艺经常限制使用图7.31左图类似的几何图形的总面积。而如果必须使用大面积的几何图形，可以像图7.31右图一样，断开第一层金属，这样，当刻蚀第一层金属时，大部分面积没有与栅极相连。M1M2M1与栅电极相连的金属M1断开，避免天线效应。大面积金属M1与栅电极相连，易受天线效应影响。图7.31天线效应产生天线效应的评估条件DRC规则中一般用天线比率来判断是否会发生天线效应。天线比率是指连接到同一点的导体面积和栅氧面积之比。通过DRC的AntennaRule可以检查出来违反天线效应规则的Net。解决天线效应的方法（1）向上跳线。（2）插入反向二极管。（3）在所有输入Gate端口上加保护二极管。（4）将金属线切断插入Buffe